数字基带信号传输码型发生器设计.docx

1、数字基带信号传输码型发生器设计课程设计任务书学生姓名： 专业班级： 通信1104 指导教师: 陈适 工作单位： 信息工程学院 题 目： 数字基带信号传输码型发生器设计初始条件： FPGA芯片（型号不限），仿真工具不限。 要求完成的主要任务： （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）要求每位选课同学提交一篇关于FPGA的应用设计报告，选择的FPGA芯片不限，选用的仿真工具不限。格式要求按照课程设计报告的标准格式完成，包括:常见的几种基带码 ：1.单极性非归零码2。双极性非归零码3.单极性归零码4.双极性归零码5.差分码6。交替极性码7。分相码8。编码信号反转码指导教师签名: 年

2、 月 日系主任（或责任教师）签名： 年 月 日 摘 要设计一个基于FPGA 的数字基带信号发生器，首先简要介绍了单极性非归零码、双极性非归零码、单极性归零码、双极性归零码、差分码、交替极性码、分相码、传号反转码等基带码的基本特点，然后根据码型转换原理设计发生器模块。由于EDA 技术可以简化电路，集成多块芯片，减小电路体积，所以程序采用VHDL 进行描述，并用quartusII 软件仿真实现所有功能，最后将功能集成到FPGA 上，并设计电路，产生的基带码稳定、可靠，可满足不同数字基带系统传输需要。关键词：数字基带码,EDA，VHDL，FPGA AbstractFPGAbased design a

3、 letternumber generator with， first of all we briefly introduce unipolar NRZ code, bipolar NRZ, Unipolar zero yards code， bipolar zero yards code, differential code ,alternating polarity code， phase code， code-reversal， and third-order high-density bipolar codes etc。 Then we design generator module

4、under the codeconversion design principles. As EDA technology can make circuit simple , integrate multiple chips， reduce the size of circuits, so we take advantage of VHDL to describe it and use quartusII software to simulate 。Finally we integrate all the fetures into the FPGA， and design circuit to

5、 generate stable and reliable baseband code to meet the different base-band digital transmission system needs。Keywords： digital base-band code， EDA ，VHDL ,FPGA1前言近年来，随着大规模集成电路的出现，数字系统的设备复杂程度和技术难度降低，数字通信系统的主要缺点逐渐得到解决，因此数字传输方式日益受到欢迎。数字传输系统中，传输对象通常是二元数字信息,而设计数字传输系统的基本考虑是选择一组有限的离散的波形来表示数字信息。这些取值离散的波形可以是

6、未经调制的电信号，也可以是调制后的信号。未经调制的数字信号所占据的频谱是从零域或很低频率开始，称为数字基带信号。不经载波调制而直接传输数字基带信号的系统,称为数字基带传输系统。数字基带传输系统方框图如图1-1所示。基带脉冲输入 输出 噪声 图1-1 数字基带传输系统方框图目前，虽然数字基带传输的应用不是很广泛,但对于基带传输系统的研究仍然十分有意义,主要是因为： 1、在利用对称电缆构成的近程数据通信系统中广泛采用了这种传输方式; 2、随着数字通信技术的发展，基带传输方式也有迅速发展的趋势； 3、基带传输中包含带通传输的许多基本问题；4、任何一个采用线性调制的带通传输系统，可以等效为一个基带传输

7、系统。2 数字基带信号基带传输是最基本的数据传输方式，即按数据波的原样,不包含任何调制,在数字通信的信道上直接传送数据.基带传输不适于传输语言、图像等信息。目前大部分微机局域网，包括控制局域网，都是采用基带传输方式的基带网。基带网的特点是：信号按位流形式传输，整个系统不用调制解调器,降低了价格；传输介质较宽带网便宜；可以达到较高的数据传输速率(目前一般为10100Mb/s），但其传输距离一般不超过25km，传输距离越长,质量越低；基带网中线路工作方式只能为半双工方式或单工方式。基带系统的工作原理：信源是不经过调制解调的数字基带信号，信源在发送端经过发送滤波器形成适合信道传输的码型，经过含有加性

8、噪声的有线信道后，在接收端通过接收滤波器的滤波去噪，由抽样判决器进一步去噪恢复基带信号，从而完成基带信号的传输。基带传输时，通常对数字信号进行一定的编码,数据编码常用3种方法：非归零码NRZ、曼彻斯特编码和差动曼彻斯特编码。后两种编码不含直流分量，包含时钟脉冲，便于双方自同步，因此，得到了广泛的应用.数字基带信号， 是信源发出的、未经调制或频谱变换、直接在有效频带与信号频谱相对应的信道上传输的数字信号，是消息代码的电波形，是用不同的电平或脉冲来表示相应的消息代码。数字基带信号的类型很多，常见的有矩形脉冲，三角波、高斯脉冲和升余弦脉冲等。最常用的是矩形脉冲，因为矩形脉冲易于形成和变换.数字基带信

9、号是数字信息的一种表现形式，被用于数字基带传输系统。可以用不同电压或电流的代码来表示基带码。不同形式的基带码具有不同的频谱结构，合理地设计基带码是基带传输首先要考虑的问题。2。1 数字基带信号的码型设计原则(1)对于传输频率很低的信道来说，线路传输码型的频谱中应不含直流分量。(2）可以从基带信号中提取位定时信号。在基带传输系统中，需要从基带信号上提取位定时信息，这就要求编码功率谱中具有位定时线谱。（3）要求基带编码具有内在检错能力.（4）码型变换过程应具有透明性,即与信源的统计特性无关。（5）尽量减少基带信号频谱中的高频分量，这样可以节省传输频带，提高信道的频谱利用率，还可以减少串扰。2。2

10、非归零码(NRZ 码）非归零码分为两种，即单极性和双极性。2.2。1 单极性这种传输码的零电平与正电平(或负电平)分别对应于二进制代码中的“0”码与“1”码。他的特点是：脉冲极性单一,有直流分量;脉冲波的占空比为100%，即一个脉冲持续的时间等于一个码元的宽度，在整个码元期间电平保持不变。该码经常在近距离传输时被采用。 图2-1 单极性非归零码2.2.2 双极性这种传输码的正、负电平分别对应于二进制代码中的“1”码与“0”码。从信号的一般统计规律看，由于“1码与“0”码出现的概率相等，所以这种传输码的平均电平为零，即无直流分量。这样在接收端恢复信号时,其判决电平可取为0V，因而可消除因信道对直

11、流电平的衰减而带来判决电平变化的影响.这种传输码还有抗干扰能力强的特点。该码常在CCITT 的V 系列接口标准或RS232C 接口标准中使用。 图22 双极性非归零码2。3 归零码(RZ 码） 归零码也分为两种，即单极性和双极性。2。3。1 单极性 与单极性非归零码不同，发送“1”时在整个码元期间高电平只持续一段时间，在码元的其余时间内则返回到零电平，即此方式中，在传送“1码时发送一个宽度小于码元持续时间的归零脉冲；传送“0”码时不发送脉冲。其特征是所用脉冲宽度比码元宽度窄。主要优点是可以直接提取同步信号。单极性归零码脉冲间隔明显，有利于减小码元间的波形干扰和提取同步时钟信息，但由于脉宽窄,码

12、元能量小，匹配接收时的输出信噪比要比NRZ 码低. 图2-3 单极性归零码2。3。2 双极性 这种传输码与单极性归零码相似，都是脉冲的持续时间小于码元宽度，并且都是在码元时间内回到零值.与单极性归零码不同的是,“1”码与“0码分别是用正、负两种电平来表示。由于相邻脉冲之间必有零电平区域存在，因此，在接收端根据接收波形归于零电平便知道1b 的信息已接收完毕，以便准备下一比特信息的接收。正负脉冲的前沿起了启动信号的作用，后沿起了终止信号的作用，有利于接收端提取定时信号。因此可以保持正确的比特同步，即收发之间无需特别定时，且各符号独立地构成起止方式。此方式也叫做自同步方式. 图2-4 双极性归零码2

13、。4 差分码 差分码利用前后码元电平的相对极性变化来传送信息，又称为相对码。这种传输码不是用脉冲本身的电平高低来表示二进制代码的“1码与“0”码，而是用脉冲波的电平变化来表示码元的取值，即当码元的取值为“1”时，脉冲波的电平变化一次；而当码元的取值为“0”时,脉冲波的电平不变。这种方式的特点是，即使接收端收到的码元极性与发送端的完全相反，也能正确进行判决。采用这种波形传送二进制代码时，可以消除设备初态的影响，尤其对于调相系统来说，可以有效地消除解调时相位模糊的问题。 图25 差分码2.5 交替极性码（AMI 码）AMI 码名称较多，如双极方式码、平衡对称码、传号交替反转码等。他是CCITT 建

14、议作为基带传输系统中的传输码型之一。编码规则是，二进制代码中的“1”码由正、负极性交替的脉冲表示，其脉宽等于码元周期的一半；二进制代码中的“0”码由零电平表示。此方式是单极性方式的变形,即把单极性方式中的“0码与零电平对应，而“1”码发送极性交替的正、负电平。这种码型实际上把二进制脉冲序列变成为三电平的符号序列(故叫伪三元信号），其优点如下:在“1”、“0”码不等概条件下也无直流成分，且零频附近低频分量小,因此对具有变压器或其他交流耦合的传输信道来说，不易受到隔直特性的影响；若接收端收到的码元极性与发送端完全相反也能正确判决；只要进行全波整流就可以变为单极性码，如果交替极性码是归零的,变为单极

15、性归零码后就可以提取同步信号。由于这些优点，因此他是最常用的码型之一。但当传输信息中存在长连“0”码的情况时，这种传输码将会由于长时间不出现电平跳变，从而给接收端在提取定时信号时带来困难。AMI 码在连“0”码过多时提取定时信号有困难。这是因为在连“0码时AMI 输出均为零电平，连“0”码这段时间内无法提取同步信号，而前面非连“0”码时提取的位同步信号又不能保持足够的时间.这是这种传输码的不足之处。 图26 交替极性码2。6 分相码(曼彻斯特码） 这种码型的特点是每个码元用两个连续极性相反的脉冲表示。如“1”码用正、负脉冲表示，“0”码用负、正脉冲表示。这种码型不论信号的统计关系如何，均完全消

16、除了直流分量，且有较尖锐的频谱特性。同时这种码在连“1和连“0”的情况下都能显示码元间隔,这有利于接收端提取码同步信号。该码在本地局域网中常被使用. 图27 分相码2.7 传号反转码（CMI 码） 传号反转码（CMI 码）是由CCITT 建议、适合于光信道传输的码型之一。他的基本设想是将原来二进制代码序列中的一位码变为两位码，以增加信号的富裕度。CMI 码是一种二元码.其具体的编码规则是:二进制代码中的“1码交替地用“11和“00”表示;“0”码则固定地用“01表示。CMI 码的特点是电平随二进制数码依次跳变,因而便于恢复定时信号，尤其当用负跳变直接提取定时信号时，不会产生相位不确定问题，具有

17、检测错误的能力。因为在这种传输码中，只有“00”、“11”、“01这3 种码组,而没有“10”这一码组.因此，接收端可根据这一特性对接收码进行检错.该码已被CCITT 推荐为PCM（脉冲编码调制）4次群的接口码型。在光缆传输系统中有时也用做线路传输码型。 图28 传号反转码3 EDA概述20 世纪90 年代，国际上电子和计算机技术较先进的国家,一直在积极探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变革,取得了巨大成功.在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性.这些器件可以通过软件编程而对其硬

18、件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA 技术的迅速发展。EDA 是电子设计自动化（Electronic Design Automation）的缩写,在20 世纪90 年代初从计算机辅助设计（CAD）、计算机辅助制造(CAM）、计算机辅助测试（CAT）和计算机辅助工程(CAE）的概念发展而来的.EDA 技术就是以计算机为工具，设计者在EDA 软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配

19、编译、逻辑映射和编程下载等工作.EDA 技术的出现,极大地提高了电路设计的效率和可靠性,减轻了设计者的劳动强度.3。1 VHDLVHDL 语言是美国国防部于20 世纪80 年代后期，出于军事工业的需要开发的。1984年VHDL 被IEEE 确定为标准化的硬件描述语言。1993 年IEEE 对VHDL 进行了修订，增加了部分新的VHDL 命令与属性，增强了对系统的描述能力，并公布了新版本的VHDL，即IEEE 标准的1076-1993 版本。VHDL 已经成为系统描述的国际公认标准,得到众多EDA 公司的支持，越来越多的硬件设计者使用VHDL 描述数字系统。VHDL 涵盖面广，抽象描述能力强，支

20、持硬件的设计,验证，综合与测试。VHDL 能在多个级别上对同一逻辑功能进行描述如可以在寄存器级别上对电路的组成结构进行描述,也可以在行为描述级别上对电路的功能与性能进行描述。无论哪种级别的描述，都可以利用综合工具将描述转化为具体的硬件结构。VHDL 的基本结构包含有一个实体和一个结构体，而完整的VHDL 结构还包括配置程序包与库。各种硬件描述语言中，VHDL 的抽象描述能力最强，因此运用VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法.VHDL 语言是一种高级描述语言， 适用于电路高级建模， 综合的效率和效果较好。VerilogHDL 语言是一种低级的描述语言，适用于描述门级电路

21、，容易控制电路资源，但其对系统的描述能力不如VHDL 语言。3.2 FPGA可编程逻辑器件（简称PLD）是一种由用户编程来实现某种逻辑功能的新型逻辑器件。它不仅速度快,集成度高,能够完成用户定义的逻辑功能外，还可以加密和重新定义编程,其允许编程次数可多达上万次.使用可编程逻辑器件可大大简化硬件系统,降低成本，提高系统的可靠性，灵活性.因此,自20 世纪70 年代问世以后,就受到广大工程人员的青睐，被广泛应用于工业控制,通信设备，智能仪表,计算机硬件和医疗电子仪器等多个领域。目前，PLD 主要分为FPGA（现场可编程门阵列)和CPLD(复杂可编程逻辑器件)两大类。FPGA 和CPLD 最明显的特

22、点是高集成度，高速度和高可靠性。高速度表现在其时钟延时可小至纳秒级，结合并行工作方式，在超高速应用领域和实时测控方面有着非常广阔的应用前景；其高可靠性和高集成度表现在几乎可将整个系统集成于同一芯片中，实现所谓片上系统，从而大大缩小了系统体积，也易于管理和屏蔽。Altera 公司是世界上最大的可编程逻辑器件供应商之一。其主要产品有MAX7000/9000，FLEX10K，APEX20K，ACEX1K，Stratix,Cyclone 等系列。Altera 公司在20 世纪90 年代以后发展很快，业界普遍认为其开发工具MAX+plus是最成功的EDA开发平台之一，Quartus是MAX+plus的升

23、级版本。Xilinx 公司是FPGA 的发明者，其产品种类较全，主要有XC9500/4000，Spartan，Virtex，Coolrunner（XPLA3）等。Xilinx 公司是与Altera 公司齐名的可编程逻辑器件供应商,在欧洲用Xilinx 器件的人多，在日本和亚太地区用Altera 器件的人多，在美国则是平分秋色。全球PLD/FPGA 产品60以上是由Altera 和Xilinx 提供的。可以讲，Altera 和Xilinx 共同决定了PLD 技术的发展方向。Lattice 公司是ISP（在系统可编程）技术的发明者，其主要产品有ispL2000/5000/8000，MACH4/5，

24、ispMACH4000 等。与Altera 公司和Xilinx 公司相比，Lattice 的开发工具略逊一筹，大规模PLD,FPGA 的竞争力也不够强，但其中小规模PLD 比较有特色。Lattic e于1999 年推出可编程模拟器件,现已成为全球第三大可编程逻辑器件供应商。Actel 公司是反熔丝(一次性编程)PLD 的领导者.由于其PLD 具有抗辐射,耐高低温，功耗低和速度快等优良品质,在军工产品和宇航产品上有较大优势,而Altera 和Xilinx 公司则一般不涉足军品和宇航市场。4 基带码发生器的设计原理4。1 基带码发生器的原理框图双极性的码形需要数字部分和模拟电路来共同实现，对双极性

25、的信号如双极性归零码、交替极性码码形输出时引入正负极性标志位,而对双极性非归零码和差分码码形输出时由低电平表示负极性。基带码发生器的原理框图如图4-1 所示： 图4-1 基带码发生器的原理框图 图4-2 基带码发生器外部接口引脚图Dat： 二进制数据输入端；Clk： 系统时钟输入端；Start：始能信号输入端;AMI（0）：交替极性码码形输出端；AMI（1）：正负极性标志位输出端；SRZ（0)：双极性信号码形输出端；SRZ（1）:正负极性标志位输出端；CFM：差分码码形输出端;CMI：编码信号反转码码形输出端；DRZ:单极性归零码码形输出端;FXM：分相码（曼彻斯特码）码形输出端;NRZ：单极

26、性非归零码码形输出端；4。2 码型转换原理码型转换的原理如表一所示，其中高位为正负极性标志位，其中高电平表示负极性，低电平表示正极性。 表4-1 码型转换原理高电平低电平高位低位高位低位NRZ高电平低电平SRZ低电平高电平DRZSRZ低电平CMICFMNOT(SRZ）FXMSRZNOT（SRZ)AMINOT(CFM）CFMSRZNOT(CFM）低电平CFMNOT（CFM)保持不变5软件设计与仿真首先由码型的编码原则实现VHDL 的编程,使用quartusII 进行模拟仿真。5。1 VHDL程序设计程序如下：library IEEE；use IEEE。STD_LOGIC_1164.ALL;use

27、 IEEE.STD_LOGIC_ARITH。ALL；use IEEE。STD_LOGIC_UNSIGNED.ALL;entity HS_UJDM isPort （clk : in std_logic； -系统时钟Start : in std_logic; -始能信号dat : in std_logic_vector(15 downto 0)； -二进制数据输入端NRZ : out std_logic； -非归零信号输出端DRZ : out std_logic; -单极性归零信号输出端SRZ ： out std_logic_vector(1 downto 0）； 双极性归零信号输出端AMI ：

28、out std_logic_vector（1 downto 0）; -交替极性信号输出端CFM ： out std_logic； -差分信号输出端CMI ： out std_logic； -编码信号反转码信号输出端FXM : out std_logic); -分相码（曼彻斯特码）信号输出端end HS_UJDM；architecture Behavioral of HS_UJDM isbeginprocess(clk,start)variable latch_dat : std_logic_vector（15 downto 0）; -十六位二进制信号锁存器variable latch_sig

29、: std_logic; 高位信号锁存器variable latch_cfm ： std_logic; -差分码信号寄存器variable latch_cnt : std_logic； -基带码同步信号variable count_fri : integer range 0 to 8； -分频计数器（码宽定义)variable count_mov ： integer range 0 to 16； 移位计数器beginif start=0 then latch_cnt：=0； -异步复位latch_cfm：=0； latch_sig：=0；count_fri:=7；count_mov:=16；

30、-异步置位latch_dat:=”0000000000000000”；elsif rising_edge（clk） then count_fri：=count_fri+1; -分频计数器+1if count_fri=8 then count_fri：=0; -计数到8if count_mov16 then count_mov：=count_mov+1; -移位计数器+1latch_sig：=latch_dat（15); -二进制码高位移入latch_sig 中latch_dat:=latch_dat(14 downto 0)&0； -二进制数据向高位移动一位,低位补零else latch_da

31、t：=dat;count_mov：=0； 载入下一轮将发送的数据latch_cfm：=0;latch_sig:=0；latch_cnt:=0； -寄存器复位end if；if latch_sig=1 then latch_cfm:=not（latch_cfm)； -差分码信号寄存器中信号取反end if; end if;if count_fri4 then latch_cnt：=1； 基带码同步信号的占空比调节else latch_cnt:=0；end if; end if； -码形转换部分NRZ=latch_sig； -非归零码信号DRZ=latch_sig and latch_cnt； -单极性归零码信号SRZ（0）=latch_cnt； -双极性归零码信号SRZ(1)=not(latch_sig)； -SRZ（1)=1表示负极性AMI(0)=latch