EDA课设定时器.docx

1、EDA课设定时器成 绩 评 定 表学生姓名班级学号专 业电子信息工程课程设计题目定时器设计评语组长签字:成绩日期20年 月 日课程设计任务书学 院信息科学与工程学院专业电子信息工程学生姓名班级学号课程设计题目定时器设计一、目得: 训练学生综合运用学过得基础知识,独立进行查找资料、选择方案、代码设计、撰写报告,进一步加深对DA技术得理解。二、要求： 能正确划分设计层次;收集资料；独立思考，刻苦专研，严禁抄袭;按时完成设计任务,认真、正确地书写课程设计报告。三、功能要求: 通过设计,定时器可以整体清零;可以定时最高到99MN;以秒速度递增至预定时间，以秒速度递减至零。三、进度安排:课程设计时间为1

2、0天(2周）、调研、查资料1天。、总体方案设计2天。3、代码设计与调试天。4、撰写报告天。5、验收1天。指导教师: 5年 月 日专业负责人：2015年 月 日学院教学副院长:21年 月 日 目 录1 概述1 、 设计背景与意义 1 1、2设计任务 1、3 设计要求 12原理设计及层次划分 2、1工作原理12、2 层次划分 23 软件设计23、控制计数模块模块代码设计3、2 报警器模块代码设计43、3 译码器模块代码设计5、4 定时器原件例化模块代码设计 仿真及测试 4、1 控制计数模块仿真 4、2报警器模块仿真84、3 译码器模块代码仿真 94、4 定时器原件例化模块代码仿真 0 总结 16

3、参考文献 11 概述 1、1 设计背景与意义EDA技术就是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术得最新成果,进行电子产品得自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图得整个过程得计算机上自动处理完成。 EDA技术就是以计算机为工具,设计者在DA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线与仿真，直至对于特定目标芯片得适配编译、逻辑映射与编程下载等工作。DA技术得出

4、现,极大地提高了电路设计得效率与可操作性,减轻了设计者得劳动强度。 1、 设计任务 通过设计,定时器可以整体清零；可以定时最高到99MIN；以秒速度递增至预定时间,以秒速度递减至零。 1、3 设计要求 具有整体清零（re）功能,定时99分钟。以秒速度递增至99分钟停止,启动报警(o）5秒钟。具有置位(cn)控制,即c高电平时,clk脉冲上升沿到来,计数加一;cn低电平时,置位结束,进入倒计时阶段，以秒速度使输出计数减一至零结束,并同时报警(ct)5秒钟。时钟信号提供秒信号(Z);四位数码管静态显示,高位(downt 0)显示分,低位low(3 downo ）显示秒2原理设计及层次划分2、1 工

5、作原理1、系统设计方案 时钟信号a 通过记数器控制中心输入秒信号，并输出两个四位得D码,可分别来表示各位与十位,也可整体复位清零。通过该记数器实现以秒速度递增至清零,该记数器以秒得速度递增至9来实现置位,而以秒得速度递减至零以实现定时功能。当以秒速度递增至9分钟停止,启动报警(co)5秒钟。n低电平时，置位结束,进入倒计时阶段,以秒速度使输出计数减一至零结束时也同时报警(cut)5秒钟。通过二选一选择器对个位与十位进行扫描输出，并将输出送到译码器,通过译码器对输入得四位BD码进行七段码编译,然后输出到数码管。2、2 层次划分 、2、1控制计数模块A控制计数模块,就是该定时器得核心部分、re为复

6、位端，用来清零，采用异步复位方式;cn用于置位,高电平有效。ot端将在定时结束时产生高电平。Low与hgh为四位BD码输出端口,可用于显示。当cn有效时,cl脉冲上升沿到来，计数加1；当cn为低电平时,置位结束,进入计时阶段,每1个时钟周期发出一个脉冲,使输出记数减1,直到记时结束，令cout位为高电平为止。 2、报警器模块主要功能就是计数器以秒速度递增至99分钟停止时启动报警(ot)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(cut)5秒钟。当始终把脉冲lk上升沿到来时ount开始计数,同时speak置高电平开始报警,当计数达到5s后spe置0，停止报警。它得操作源

7、程序如下:2、2、3译码器模块 译码器yima就是对四位BCD码进行七段码译码,其输出p0p6分别接数码管各段进行显示输出。2、 定时器原件例化模块3 软件设计3、1 控制计数模块代码设计 Aaa控制计数模块,就是该定时器得核心部分、rs为复位端,用来清零,采用异步复位方式；cn用于置位,高电平有效。out端将在定时结束时产生高电平。Lw与gh为四位D码输出端口,可用于显示。当c有效时，clk脉冲上升沿到来,计数加1;当c为低电平时,置位结束,进入计时阶段,每个时钟周期发出一个脉冲,使输出记数减1，直到记时结束，令cout位为高电平为止。该模块得源程序如下:libra iee;ue iee、s

8、tdlogic164、all;use ee、std_oicunsigned、a;entity jss prt (n,re,clk:istdlogic; cout :otstd_gic; fl,fhigh,mow，hig：out tdgc_veor（3 owo 0);ed js;rchitectur arof jsqisigalfdplow，fdisphg,mdisl,miphgh:td_logi_vctor(3downo 0); 定义信号分别表示分钟与秒钟得十位与个位beginoes(cl,c，res）ginif(rs=1)henilow=0000；sphgh=0000;dislow=0;fi

9、sphig=00； cout=0;-res高电平执行复位li（lkevent ndlk=1)then cn=1thn fdiso9 then mdislowmisplow+1;-秒钟个位数小于9时执行计数加1 cout； l mdispw100 and mdisphigh5 ten misplow=000; mdisphi=mdisphig+1;-秒钟十位进位加1 esif misphigh=01 dfiso9te mdisplo000； mdsphigh=000; fdisplow=fdsplow;-满59秒后分钟个位加1 elsif fdisplow=11 an fhigh9he dipl

10、ow=00; dishih000; isplow=0000; fdisphig=fdisphih+1;-满9分9秒后分钟十位加1 esi fisplow=10 ndfdishigh=100 th displow=000; dph=00; displow1001;-计时至99分停止 elsif fdiplw=1001 d fdisphig=101 tn cu0 th isplow=mdislow-;-秒钟减1 cout=0; ei mdplo0000 and dispih0 the mdisplw1001； mdiih=disphig-1;-个位0时十位减1 lifdsphgh000ndfdis

11、plw hen mdisplow=101; mdisphigh011; fiplo0the misplw=100; mdishigh=001; fdsplow=1001; fspg=disphih-1;-分减10 esf fdphgh0000ad fdisplow=0000n mdisphigh=0000ad mdisplo=0000the cot=1;-倒计时结束cout变为高电平 end i; enif;ed f;end pces;high=mdisphig;mlw=displow;fhigh=fdisphi;fofdislow;end at;、报警器模块代码设计主要功能就是计数器以秒速度

12、递增至99分钟停止时启动报警(cou)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(cou)5秒钟。当始终把脉冲lk上升沿到来时coun开始计数,同时sak置高电平开始报警,当计数达到5s后spa置,停止报警。它得操作源程序如下:library ee;use ie、std_logc_116、all;ue ieee、st_lgcunsigne、a；entiy cu5 sp(lk,eet,en:in st_log; seak:out std_lic）；endu5;ahtetue behavi oou5 isiacnt：td_logic_vector(2 dwto 0);-定

13、义计数信号beiproes（ret，lk)biif reet= or n=0thencoun(2 downt 0）=00;pk;-有复位信号或始能端低电平时输出0elseif（clkvent and clk=1)hencont5 thenpk=0; -5秒之后停止报警peak为0enif；en if;en f；edrces;edbhvior;3、3 译码器模块代码设计译码器yma就是对四位BCD码进行七段码译码,其输出0p6分别接数码管各段进行显示输出，它得操作源程序如下:libry ie;useieee、std_loc1164、al；etiy ima it(a：insd_log_ecor(3

14、doo 0); p:us_ogicvectr( downo0)）;en a；arcitecture r f yia isbeproess（)bgincea swe0000=pppppppp=000000; case;end proes;end rc;3、4 定时器原件例化模块代码设计libry ee；uieee、std_lgc_116、all;enity jlspr(sen,rs,clka,resb: i std_lg； myi:out std_logi_etor(6 downo 0)； -秒钟个位译码输出 myimah:ou d_logc_vector(6 nto 0）；-秒钟十位译码输出

15、yma:ot st_ogc_vector（6 dnto )； -分钟个位译码输出 fymah：out st_ogi_vtor（6 ow 0)； -分钟十位译码输出 baoj:ou st_gic )；n titjl;architteat ofyjlh iont jsqisprt (,rs,k:in std_loc； cou :out stlogc； flow,fhig,ml,mih:out std_o_vector(3doto 0); ed onent jsq; -js控制模块pne yim isor(a：in_logcvecr(3 downto0)； p:ut sd_logc_ecr（6dow

16、nto 0);end onent yima;-译码模块ponent cou5sport（ck，et,en：inst_logi; spek:out stlgi)；en pont cou5；-报警模块igal s，,s3,s4:soicvector(donto0)；sinl s5:td_logic；beginu:jsq por map(sn，res,clka,1,s2,3,s4)；u：iapot map(s1,yima);u3:yma portmap（s2,fim）;u:ma portap（s3,myimal);u5：iaporma(s4，myia);u6:co5po mp（lk,reb,s5,b

17、aoj);-各模块通过位置关联en architecure a；4 仿真及测试4、 控制计数模块仿真该计数器生成得原件如下图所示： 图一 计数器原件生成图计数器波形仿真图如下图所示: 图二 计数器波形仿真 Aaa控制计数模块,就是该定时器得核心部分、res为复位端，用来清零,采用异步复位方式;cn用于置位,高电平有效。co端将在定时结束时产生高电平。o与high为四位BCD码输出端口,可用于显示。当cn有效时,clk脉冲上升沿到来，计数加1;当cn为低电平时,置位结束,进入计时阶段,每1个时钟周期发出一个脉冲,使输出记数减,直到记时结束,令cout位为高电平为止。4、2报警器模块仿真该报警器生

18、成得原件图如下: 图三报警器原件生成图该报警器波形仿真图如下： 图四 报警器波形仿真主要功能就是计数器以秒速度递增至9分钟停止时启动报警（cu)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(cut)5秒钟。当始终把脉冲clk上升沿到来时count开始计数,同时spe置高电平开始报警，当计数达到5s后speak置0,停止报警。4、3译码器模块仿真该译码器原件生成图如下: 图五 译码器原件生成图该译码器波形仿真图如下: 图六 译码器波形仿真译码器yima就是对四位BCD码进行七段码译码,其输出p0p分别接数码管各段进行显示输出。、4定时器原件例化模块仿真定时器原件例化后生成

19、得原件图如下: 图七 定时器原件生成图3、 定时器原件例化后波形仿真图如下: 图八 定时器原件例化后波形仿真 总结在这次课程设计中,基本完成了99分钟定时器得设计，实现了其所有功能。但就是在此过程中,遇到了很多困难,如编写程序过程中出现错误语句，或者编写得语句不能完成预期得功能等。但经过反复修改与调试,程序没有了错误，尽管如此,该程序也未能编译成功,后来才发现只有把要编译得文件指成当前文件才可进行编译。又如在设计原理图过程当中保存该文件时名字命名得问题,又有了新得认识，进一步掌握了VHDL得命名规则。同时原理图设计必须要规范，连线必须要严谨,且每一个步骤与过程都必须要编译通过,才可逐步进行下一

20、环节。当然还有很多问题都出现在设计过程中，但就是经过反复琢磨、推敲与老师得指导都完全解决了。最终完成了99分钟定时器得设计。通过这本得HDL课程设计,既锻炼了我得动手能力,也让我加深了对课堂上所学到得理论知识得理解,这给我提供了一个在学习生活中很难得得理论联系实际得机会,让了深刻体验到在对于设计时遇到得不同问题时,首先应该理解问题关键所在,因为用语言编写程序需要仔细认真得态度,一点点错误漏洞将导致整个源程序无法编译运行,阻碍下一步工作完成进度参考文献1 赵全利,秦春赋、 ED技术及应用教程 M、 北京:机械工业出版社,200、2 江国强、 EDA技术与应用 、 北京: 电子工业出版社,2007、黄仁欣、 ED技术实用教程 、北京: 清华大学出版社,2006、王道宪、 CPLD/FGA可编程逻辑器件应用与开发M、 北京: 国防工业出版社，20、5 崔秀敏、 EDA技术实验指导书M、 沈阳: 沈阳理工大学出版社，20136 杨晓慧，杨永健、基于FP得EASPC技术与HDL、北京:国防工业出版社,207，7、 王诚,吴继华等,ALTRAPGA/CPD设计(基础篇）、北京：人民邮电出版社,208,12