基于的数字时钟的设计.docx

1、基于的数字时钟的设计基于 QuartusII 的数字时钟的设计摘要QuartusII是Altera公司的综合性 PLD/FPGA 开发软件，支持原理图、VHDL 、 VerilogHDL 以及 AHDL 等多种设计输入形式，内嵌自有的综合器以及仿真器， 可以完成从设计输入到硬件配置的完整 PLD 设计流程。QuartusII使用户可以充分利用成熟的模块， 简化了设计的复杂性， 加快了设 计速度。对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使 用熟悉的第三方 EDA 工具。数字钟是一种用数字电路实现时、 分、秒计时的装置， 与机械实施中相比具 有更高的准确性和直观性， 且无机

2、械装置， 具有更长的使用寿命， 已得到了广泛 的使用。在对 EDA 的课程有了初步的了解并掌握 Quartus II 软件的初步应用之后， 我们决定将课题设置为应用 Quartus II软件，设计出一个时间可调，并可以通过 LED 七段共阴极数码管来显示时、分、秒的简易数字钟。关键词： QuartusII；VHDL ；EDA ；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL

3、 design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good

4、 support for thir-dparty EDA tools also allow users to use in the different stages of the design process is familiar with third -party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementati

5、on of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II s

6、oftware, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords ： QuartusII； VHDL ； EDA ； digital clock摘要1绪论51.课程设计的目的与作用 .72.设计任务 .73.QuartusII 软件介绍 74.相关理论 .84.1理论 .84.2器件 .85.系统设计 . 85.1总体 .85.2各模块

7、.95.2.1顶层模块 .95.2.2十进制计数器模块 .95.2.3六进制计数器模块 105.2.4二十四进制计数器模块 105.2.57 段 LED 显示驱动模块 116.硬件设计 . .116.1顶层实体图 .116.2各模块实体图 .126.2.1十进制计数器模块 126.2.2六进制计数器模块 126.2.3二十四进制计数器模块 136.2.47段 LED显示驱动模块 136.3 总体实体图 .147.流程图设计 . .158.模块设计实现 .168.1建立顶层模块 168.1.1新建 dianzizhong.工程 168.1.2建立 VHDL 源程序 .168.2建立十进制计数器模

8、块 188.2.1新建 CNT10.工程 .188.2.2建立 VHDL 源程序 188.3 建立六进制计数器模块 198.3.1新建 CNT6.工程 .198.3.2建立 VHDL 源程序 198.4建立二十四进制计数器模块 208.4.1新建 CNT24.工程 .208.4.2建立 VHDL 源程序 208.5建立 7段LED 显示驱动模块 . .218.5.1新建 LED_DRIV .工程 218.5.2建立 VHDL 源程序 229.仿真调试结果分析 .229.1顶层模块的编译与波形仿真 . .229.2十进制计数器模块的编译与波形仿真 . 239.3六进制计数器模块的编译与波形仿真

9、. 249.4二十四进制计数器模块的编译与波形仿真 . 259.57段LED 显示驱动模块的编译与波形仿真 .2610.结论 . . .2711.设计总结和体会 2712.致谢 . 2813.参考文献 29绪论1.研究的意义在快速发展的年代， 时间对于人们来说越来越宝贵， 在快节奏的生活中， 人 们往往会忘记了时间， 一旦在一些重要的场合忘记了时间， 将会带来重大的损失。 因此我们需要一个定时系统来提醒忙碌的人，数字钟无疑是一个极佳的选择。数字钟是一种用数字电路实现时、 分、秒计时的装置， 与机械实施中相比具 有更高的准确性和直观性， 且无机械装置， 具有更长的使用寿命， 已得到了广泛 的使用

10、。数字钟已成为人们日常生活中不可缺少的生活必需品， 广泛的应用于家 庭以及车站、码头、剧场办公室等公共场所，给人们的生活、学习、工作、娱乐 带来了极大的方便。2.国内外研究现状数字钟一般由振荡器，分频器，译码器，显示器等部分组成，这些都是数字 电路中最基本的， 应用最广的电路。 当前市场上已有现成数字钟集成电路芯片出 售，价格较便宜由于数字集成电路技术的发展， 采用了先进稳定的石英振荡技术， 是数字钟具有走时准确， 性能稳定， 携带方便等特点， 是目前人们生活和工作不 可或缺的报时用品。然而，近些年来，随着科技的发展和进步， 人们对数字钟的要求也越来越高， 传统的简易的功能单一的数字钟已不能满

11、足人们的需求。 新出现的多功能时钟不 管在性能上还是在样式上都发生了质的变化， 有电子闹钟、 数字闹钟等等。 而且 在功能方面， 也大大地扩展了钟表原先的报时功能。 研制出了具有诸如定时自动 报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关 烘箱、通断动力设备、 甚至各种定时电气的自动启用等功能的数字时钟， 给人们 带来了极大的便利。3.研究思路和方法本学期，我们学习了 EDA 的课程，开始掌握 Quartus II 软件的初步应用。 因此，本组成员决定从数字钟这一项目进行展开，应用 Quartus II 软件，设计出 一个时间可调，并可以通过 LED 七段共阴极数码管来

12、显示时、分、秒的简易数 字钟。设计与实践部分基于 QuartusII 的数字时钟的设计1.课程设计的目的与作用1）掌握基于 FPGA 的数字模块开发方法；（2）掌握 QuartusII 软件的使用方法；（ 3）假设外部输入脉冲为 1Hz，使用该频率设计一个时间可调，并通过 LED 七 段共阴极数码管能够显示时、分、秒的数字钟。2.设计任务本次课程设计的任务是利用所学的 EDA 的理论知识作为分析设计指导，查 阅资料书籍，设计出基于 QuartusII 的数字时钟，并对其用 QuartusII 软件仿真所 设计的程序，并将仿真结果与之前的理论分析计算出的结果进行比较， 若无差别， 则可认为程序设

13、计合理； 若有差别， 检查设计程序并做相应的修改， 直至理论分 析结果与实际仿真结果相同，完成课程设计的设计报告并进行答辩。3.QuartusII 软件介绍QuartusII是Altera公司的综合性 PLD/FPGA 开发软件，支持原理图、VHDL 、 VerilogHDL 以及 AHDL 等多种设计输入形式，内嵌自有的综合器以及仿真器， 可以完成从设计输入到硬件配置的完整 PLD 设计流程。QuartusII使用户可以充分利用成熟的模块， 简化了设计的复杂性， 加快了设 计速度。对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使 用熟悉的第三方 EDA 工具。Quartus

14、II 提供了完全集成且与电路结构无关的开发包环境， 具有数字逻辑设 计的全部特性，包括：可利用原理图、结构框图、 VerilogHDL 、AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件。此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以 方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（ SOPC）开发， 集系统级设计、 嵌入式软件开发、 可编程逻辑设计于一体， 是一种综合性的开发 平台。Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得 到了广泛的应

15、用。目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与 之相比不仅仅是支持器件类型的丰富和图形界面的改变。 Altera 在 Quartus II 中 包含了许多诸如 SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具，集成 了 SOPC和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力 和直观易用的接口，越来越受到数字系统设计者的欢迎。4. 相关理论4.1 设计理论及原理数字

16、钟从原理上讲是一种典型的数字电路， 其中包括了组合逻辑电路和时序 电路。本次设计的数字钟在设计时，先对 1s的时钟进行计数，当计数达到 60 次 时，输出一个分钟（ min）脉冲；当 1min 的时钟计数达到 60 次时，输出 1 个小 时（ h）脉冲；若 1h的时钟计数达到 23次时，并且 1min 的技术达到 59次、 1s 的计数也达到 59 次，再来 1 个 1s 的脉冲，数字钟就自己复位，重新从零开始计 时。因此，综上所述，若要完成以上设计，数字钟需由 3 个计数模块（二十四进 制计数器、十进制计数器和六进制计数器） 、7段LED 驱动显示模块和顶层模块 构成。将这些模块进行有机的连

17、接即可实现设计任务。4.2器件INPUT、OUPUT、CNT6、CNT10、CNT24、LED_DRIV5. 系统设计5.1总体数字时钟总体 shuzizhong.vwf 设计连接后的原理图如下所示图 5.1 数字钟总体原理图5.2 各模块5.2.1 顶层模块顶层模块 dianzizhong.vwf 设计、连接、封装后的原理图如下所示图 5.2.1 顶层模块原理图十进制计数器模块 CNT10.vwf 设计、连接、封装后的原理图如下图 5.2.2 十进制计数器原理图5.2.3 六进制计数器模块六进制计数器模块 CNT6.vwf 设计、连接、封装后的原理图如下图 5.2.3 六进制计数器原理图二十

18、四进制计数器模块 CNT24.vwf 设计、连接、封装后的原理图如下图 5.2.4 二十四进制计数器原理图5.2.5 7 段 LED显示驱动模块7 段 LED显示驱动模块 LED_DRIV .vwf 设计、连接、封装后的原理图如下图 5.2.5 7 段 LED显示驱动模块原理图6. 硬件设计图 6.1 数字钟总体实体图6.2各模块实体图6.2.1十进制计数器模块十进制计数器模块的实体图如下图所示图 6.2.1 十进制计数器实体图6.2.2六进制计数器模块 六进制计数器模块的实体图如下图所示图 6.2.2 六进制计数器实体图6.2.3二十四进制计数器模块二十四进制计数器模块的实体图如下图所示图

19、6.2.3 二十四进制计数器实体图7段 LED显示驱动模块的实体图如下图所示图 6.2.5 7 段 LED显示驱动模块实体图6.3总体实体图总体电路的实体图如下图所示图 6.3 总体实体图7. 流程图设计图 7 数字钟设计的流程图8.模块设计实现8.1建立顶层模块8.1.1新建 dianzizhong. 工程运行 QuartusII软件，执行菜单命令“File ” “New Project Wi，za在rd弹”出的 “NewP roject Wizard ”对话框里选择项目和文件的保存路径 输入项目名称及文 件名称 dianzizhong执行菜单命令“File ” “New”，在“New”对话

20、框的“DesignF ile ”项中选择 “VHDL File ” 单击“ OK”按钮在 VHDL 程序编辑窗口中输入顶层模块 VHDL 程序保存为“dianzizhong.vhd。”8.1.2建立 VHDL源程序顶层模块程序的实体中应定义时钟脉冲输入端( CLK )、设置时间使能端 (SET)、时间调整输入端(包括时、分、秒的高位和低位) 、时钟数据显示输出 端(包括时、分、秒的高位和低位) 。由于十进制计数模块和六进制计数模块会产生技术溢出信号 (CARRY_OUT ),而这些溢出信号有可能作为下一计数模块的时钟输入脉冲 (CLK )，因此在顶层模块程序的结构体中需要定义相应的暂存计数溢出

21、信号 (CARRY1CARRY4)。3个计数模块的输出将为 4位，这些 4 位输出的数据作 为 LED 驱动模块的显示内容，所以也需定义一些 4 位输出信号。顶层模块程序 编写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dianzizhong ISPORT(CLK:IN STD_LOGIC;SET:IN STD_LOGIC;DIN_S_L:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN_S_H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN_M_L:IN STD_LOGIC_VECTOR(

22、3 DOWNTO 0);DIN_M_H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN_H_L:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN_H_H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CQ_S_L:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);CQ_S_H:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);CQ_M_L:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);CQ_M_H:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);CQ_H_L:O

23、UT STD_LOGIC_VECTOR(6 DOWNTO 0);CQ_H_H:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END dianzizhong;ARCHITECTURE ART OF dianzizhong IS COMPONENT CNT10PORT( CLK:IN STD_LOGIC;SET:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END COMPONENT CNT10;COM

24、PONENT CNT6PORT( CLK:IN STD_LOGIC;SET:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END COMPONENT CNT6;COMPONENT CNT24PORT( CLK:IN STD_LOGIC;SET:IN STD_LOGIC;DIN_H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN_L:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

25、CQ_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CQ_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT CNT24;COMPONENT LED_DRIV ISPORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );END COMPONENT LED_DRIV;SIGNAL CARRY1:STD_LOGIC;SIGNAL CARRY2:STD_LOGIC;SIGNAL CARRY3:STD_LOGIC;SIGNAL

26、CARRY4:STD_LOGIC;SIGNAL CQI_S_L:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CQI_S_H:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CQI_M_L:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CQI_M_H:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CQI_H_L:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CQI_H_H:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINU0:CNT10 PORT

27、 MAP(CLK=CLK,SET=SET,DIN=DIN_S_L, CQ=CQI_S_L,CARRY_OUT=CARRY1);U2:CNT6 PORT MAP(CLK=CARRY1,SET=SET,DIN=DIN_S_H,CQ=CQI_S_H,CARRY_OUT=CARRY2);U3:CNT10 PORT MAP(CLK=CARRY2,SET=SET,DIN=DIN_M_L, CQ=CQI_M_L,CARRY_OUT=CARRY3);U4:CNT6 PORT MAP(CLK=CARRY3,SET=SET,DIN=DIN_M_H, CQ=CQI_M_H,CARRY_OUT=CARRY4);U5:CNT24 PORT MAP(CLK=CARRY4,SET=SET,DIN_H=DIN_H_H, DIN_L=DIN_H_L,CQ_H=CQI_H_H,CQ_L=CQI_H_L);U6:LED_DRIV PORT MAP(DIN=CQI