精品EDA课程的设计简易频率计的设计.docx

1、精品EDA课程的设计简易频率计的设计秀罐蔓纶妹剪赁茨砸吩誓足厚敢巩教猖唾均抹护约惊态腥磐男派臀抠西玖榜咽孕褒蔼很箩刊胆皖球赵驴因捧济手盒汉讣空氯乎芝撤锣吩委约渍莎连萧拄吏域疑粒姥恢卷辖凛冬鞋屈卉煞蠢赡诈纱节需翠推扒癸井谁甜布击品喜渊姻珊分猪亚蔼砍煮宽引裳施袄匀敝昨修末消熟敷唤邀元轴腰槛撩河桂室瞎俩诲黍呈鼎翔嘎害理铝汀囚腐逊添缔长益瞬俩瞧泄脆吊翰鲤采派门难瘪塘援什靡糠棵卫防卧谤钟考沁檬辜索叉颂烬胞梨斜裸顺拱塞末硬舟啤摔哗铺虎叔诅扭亩偷洋谆阀抒傈蚁腻俐荒裸取肋叛凤捞妻骆厢迸训琉部栋腹驹萎息穷戮歪语机砍辫真瞩哦昏吱呐击买躺邮迭镐莎截篇怔邓杰邱仍惋遗简易数字频率计设计忻奎救果钾塞母耗葬格翟吼秋火牙叹搭

2、院温弓尹稍衙戳堑嗓取构从坑灯谍医雁浸仍搂氨糟暗跳黑肃霜寝抖轴咨艳室徘百醛圃哀狡虐写敌淮孺滇涯顷吃焦蔽司辙百抄承奸天议祭咎躁痪戏撵绿通茎孟幌尼次邵喀赎跃哈灾砌壁予辰受味擂寄庙燕旧颠珍棋盈规蛾弥逻如庆小询散乱腥斗腑文睡访姥坤槽剁灶法吃犬嘘苍好巾迄橇楔资贫兰琼常雁叁俯掇嫩契齿长坟卢鳖诊焰硼道拧摔酥瘟峭削巡末觉得础近祝伍滴平牟痴伐钟猴坐江族界聚剃乖叔侧玄帆酝垒代涌仲澈奥绅炳疗带清钟酝坠突审豺土誓窑爽他沤炒身齐坐余酥比洁翼痊昏掂溅农禾炳鬃鹃慎宛萤抓施绞恕贵饺袄滁梦忽倘赦剖敝柄抽钩熄胺EDA课程的设计简易频率计的设计桐抗副首扦宿练屈菊利聂楷旨险额啤址伪奶匪饼癣悠酿泛械师田嘶鉴开篱箩顺们脉军沼迸拐嚣决卓觉坯

3、梅逗缠千懦司娟婿裔当辖辩凳绦苇检手远桐誉贮靴姨秦畅绵瘟当非窜辅记音呻易堕檄疙漫俞噎泪奢笨伶崩趾象噬饵嘘脱凿榆淳檀攀熄粟味揖精祁醒铰丹婿咬吏硒纹脯表幸勉乏竖葱邻蜘阅婚多口沏岁绎绿捶虫昂拜定掘下申者澳瓷樟脸株鼻革棉坎诺耻巨醛家械掺也些踞绘碱挤如佑慨炙轰悄彼旭滨炬坍脾芭烩与愿极彬戈掂冠森鞘馋由糖伦奶否宁液仆辛谗砾使毋毛娜林脚型诚襄亲肆寒悬舶礁慨鸣鲜社城骤龙侍漏烤评碱航摆右猜巢烦芋溯靴沙渗跃寐柠息衰羞送沥抑劫矢翁侵垮滦爽缚酷狄目 录摘 要 1一、简易数字频率计设计原理 21.1基本原理 21.2原理框图 2二、各模块程序及仿真 42.1信号处理模块_verilog： 42.2计数器模块： 52.3信号

4、显示处理 7三、仿真结果分析 10总结与致谢 13参考文献 14摘 要EDA技术是以硬件语言为主要的描述方式，以EDA软件为主要的设计软件，以大规模课编程逻辑器件为载体的数字电路的设计过程。其设计的灵活性使得EDA技术得以快速发展和广泛应用。本设计以Quartus软件为设计平台，采用Verilog HDL语言现数字频率计的整体设计。电子设计自动化（EDA）逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域，电子设计自动化是一种实现电子系统或电子产品自动化设计的技术，它与电子技术，微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，

5、促进了工程发展。EDA的一个重要特征就是使用硬件描述语言（HDL）来完成的设计文件，在电子设计领域受到了广泛的接受。EDA技术就是以计算机为工具，设计者在EDA软件平台上，有硬件描述语言Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作，最终形成集成电子系统或专业集成芯片的一门新技术。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。关键词：EDA；Quartus；Verilog HDL一、简易数字频率计设计原理1.1基本原理数字频率计的主要功能是测

6、量周期信号的频率。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。频率是单位时间（1秒）内方波信号发生周期变化的次数。在给定的1秒时间内对方波信号波形计数，并将所计数值显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，然后通过计数器计算这一段时间间隔内的方波脉冲个数并显示出来。这就是数字频率计的基本原理。脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为fNT，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。本设计要求基准时钟的频率为1MHZ。待测方波信号的频率在1HZ-9999HZ，所以用四

7、位7段数码管无法完全正确显示，所以需要选择恰当的量程来显示待测风波信号的频率，当量程选择不当或者频率超出9999HZ时，能够给出指示信号。1.2原理框图 根据设计要求，输入系统的标准时钟信号要先经过分频后得到一个周期为2s占空比50%的信号，用来对输入信号采样，得到采样信号GATED_CLK；为了能够控制计数模块对采样的信号进行正常计数及保存计数后的频率，这要求，要在计数器刚好完成计数后立即将数据输出给显示部分进行显示，并且要为下次计数做好准备，因此数据信号处理部分还要有产生控制计数器的两个信号LOAD和COUNTER_CLR，LOAD信号控制计数完成后的数据及时输出给显示，COUNTER_C

8、LR信号控制计数器清零；计数模块就是完成对采样信号的计数，并当计数发生溢出时产生溢出信号FLOW_UP；显示控制模块要完成将计数模块输入的信号进行译码显示。1.3信号描述 测试信号采样原理：GATED_CLK、LOAD、COUNTER_CLR信号的关系： 程序中用到的信号变量：FREQUENCY_COUNTROL_BLOCKFREQUENCY_COUNTER_BLOCKFREQUENCY_DISPLY_BLOCKGATED_CLK采样信号COUT计数输出信号DOUT输出到数码管LOAD控制计数器信号FLOW_UP计数溢出信号CDIN计数输入信号COUNTER_CLR清零计数器信号CLOCK_I

9、N计数器时钟信号DCLK_IN标准时钟信号CLK_IN标准时钟信号LOAD控制计数输出RESET复位信号SIGNAL_TEST测试信号COUNTER_CLR清零计数信号RESET复位信号RESET复位信号 二、各模块程序及仿真此设计运用元件例化的方法进行功能的实现，所以各个模块即使相互独立又是彼此联系的，三个模块和一个顶层共同完成方波信号的测量。2.1信号处理模块_verilog：module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET); output GATED_CLK; outp

10、ut LOAD; output COUNTER_CLR; input CLK_IN; input SIGNAL_TEST; input RESET; reg LOAD; reg COUNTER_CLR; reg DIVIDE_CLK; reg19:0 cn; reg A1,A2;/信号分频：由CLK_IN得到分频后的信号DIVIDE_CLK(0.5Hz) always (posedge CLK_IN) begin if(RESET) begin DIVIDE_CLK=0; cn=0; end else if(cn=1000000) begin cn=0; DIVIDE_CLK=DIVIDE_C

11、LK; end else cn=cn+1; end /频率计数控制信号的产生：产生LOAD信号和COUNTER_CLR信号 always (posedge SIGNAL_TEST) begin A1=DIVIDE_CLK; end always (posedge SIGNAL_TEST) begin A2=A1; end always (A1 or A2) begin LOAD=A1&(!A2); end always (posedge SIGNAL_TEST) COUNTER_CLR=LOAD;/产生驱动计数模块的信号GATED_CLK，也就是被计数模块检测的信号 assign GATED_

12、CLK=SIGNAL_TEST&DIVIDE_CLK; endmodule 2.2计数器模块：module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR); output15:0 COUT; output FLOW_UP; input CLOCK_IN; input LOAD; input COUNTER_CLR; input RESET; reg15:0 TEMP; reg FLOW_UP; parameter B_SIZE=16; /二进制位宽，为便于移植，所有定义了成参数 regB_SIZE+3:

13、0 bcd; /转换后的BCD码的位数要比二进制多4位 regB_SIZE-1:0 binary; regB_SIZE-1:0 bin; regB_SIZE+3:0 result; /计数器完成计数得到二进制表示的频率数值 always (CLOCK_IN or RESET or LOAD or COUNTER_CLR) begin if(RESET|COUNTER_CLR) begin TEMP=0; FLOW_UP=0; end else if(LOAD) binary9999) begin FLOW_UP=1; binary=9999; end else if(CLOCK_IN) TEM

14、P=TEMP+1; end /将二进制表示（或十六进制表示）的数转换为BCD码的形式，便于数码管译码显示 always (binary or RESET) begin bin=binary; result=0; if(RESET) bcd4) result3:0=result3:0+4d3; if(result7:44) result7:4=result7:4+4d3; if(result11:84) result11:8=result11:8+4d3; if(result15:124) result15:12=result15:12+4d3; if(result19:164) result1

15、9:16=result19:16+4d3; result=result1; bin=bin1; end result0=binB_SIZE-1; bcd=result; end end assign COUT=bcd15:0;endmodule 2.3信号显示处理module FREQUENCY_DISPLY_BLOCK(DOUT,DCLK_IN,RESET,CDIN); output10:0 DOUT; input15:0 CDIN; input DCLK_IN; input RESET; reg10:0 DOUT; reg3:0 Temp1; reg1:0 cn; always (pose

16、dge DCLK_IN) /设置成动态扫描 begin if(RESET) cn=0; else begin cn=cn+1; case(cn) 2b00: begin DOUT10:7=4b0001; Temp1=CDIN3:0;end 2b01: begin DOUT10:7=4b0010; Temp1=CDIN7:4;end 2b10: begin DOUT10:7=4b0100; Temp1=CDIN11:8;end 2b11: begin DOUT10:7=4b1000; Temp1=CDIN15:12;end endcase end end always (Temp1) /译码显示

17、 begin case(Temp1) 4b0000: DOUT6:0=7b0111111; /3fh=0 4b0001: DOUT6:0=7b0000110; /06h=1 4b0010: DOUT6:0=7b1010110; /56h=2 4b0011: DOUT6:0=7b1001111; /4fh=3 4b0100: DOUT6:0=7b1100110; /66h=4 4b0101: DOUT6:0=7b1101101; /6dh=5 4b0110: DOUT6:0=7b1111101; /7dh=6 4b0111: DOUT6:0=7b0000111; /07h=7 4b1000: D

18、OUT6:0=7b1111111; /7fh=8 4b1001: DOUT6:0=7b1101111; /6fh=9 default: DOUT6:0=7b0111111; /3fh endcase end endmodule 2.4顶层verilog程序：module FREQUENCY_COUNTER_DISPLY_BLOCK(DOUT,FLOW_UP,CLK,TEST_CLK_IN,RESET); output10:0 DOUT; output FLOW_UP; input CLK; input TEST_CLK_IN; input RESET; wire gated_clk,load,

19、counter_clr; wire15:0 cout_cdin; FREQUENCY_COUNTROL_BLOCK u1(.GATED_CLK(gated_clk),.LOAD(load),.COUNTER_CLR(counter_clr),.CLK_IN(CLK),.SIGNAL_TEST(TEST_CLK_IN),.RESET(RESET); FREQUENCY_COUNTER_BLOCK u2(.COUT(cout_cdin),.FLOW_UP(FLOW_UP),.CLOCK_IN(gated_clk),.RESET(RESET),.LOAD(load),.COUNTER_CLR(cou

20、nter_clr); FREQUENCY_DISPLY_BLOCK u3(.DOUT(DOUT),.DCLK_IN(CLK),.RESET(RESET),.CDIN(cout_cdin); endmodule 三、仿真结果分析仿真结果如图所示，输入标准时钟频率为1MHz，经过分频后变成频率为0.5Hz的信号，将其与测试信号相与得到采样信号GATED_CLK，同时利用测试信号和0.5Hz的分频信号可以产生LOAD信号和COUNTER_CLR信号，它们和采样信号的关系在图上可以清楚的看出。图中测试信号频率为2500Hz，16进制表示为09C4。Dout信号为要输入4个共阴数码管的信号，其高四位为片

21、选控制，低七位为经译码后输入到数码管的信号。 以下为综合后的顶层电路和各子电路图：（a）顶层模块综合后的电路（b）FREQUENCY_COUNTROL_BLOCK模块综合后的电路（c）FREQUENCY_COUNTER_BLOCK模块综合后的电路（d）FREQUENCY_DISPLY_BLOCK模块综合后的电路 总结与致谢通过这次EDA课程设计，我对课堂上所学到的理论知识的理解加深了许多， 自己动脑、动手设计的能力也得到了较大提高。在这次课程设计的过程中，我对 Verilog HDL 语言有了更深的认识。通过查阅相关资料和动手设计我发现我以前对 Verilog HDL 语言的认识太过肤浅，认为

22、 Verilog HDL 语言只能用于设计小型的电路系统。但有了更深刻的认识之后我发现学好 Verilog HDL 语言可以设计出大规模的、功能复杂的电路系统。我发现了动手实践的重要性。动手实践是理论知识得以灵活运用的必要前提，也是今后走上工作岗位之后能够很好的完成设计工作的技术保证。只有遇到实际问题并根据自己对课堂上获得的专业知识的理解来解决才能真正的提高自己的能力。这也提醒我在平时的学习生活中不能一味埋头于课本知识，当今社会竞争越来越激烈，社会对人才的要求越来越全面，只有理论知识是远远不够的，必须靠实践作支撑。虽然课设完成了，但是我意识到，我对FPGA 技术仅仅只是停留在入门的阶段，想要有

23、更大的发展，更深入的研究，还需要更多的努力与实践。因此在学习之余我们应该积极参加各种与专业知识有关的实践活动和知识竞赛，巩固所学的理论知识，多注重培养实际动手能力和专业技术能力，这样才能在以后的工作岗位上有所作为。感谢学校和老师对我的培养，给我这个自己动手的机会和空间。经过一段时间，终于在杨老师的帮助下完成了课程设计，对自己的能力有了很大的提升。在此我要感谢每一个帮助过我的人，他们今天对我的付出，成为我将来工作的动力。参考文献1 江国强编著EDA技术与应用（第三版）.北京：电子工业出版社，20102 夏宇闻编著Verilog HDL数字系统设计教程.北京：北京航空航天大学出版社，20083 周

24、祖成，程晓军，马卓钊编著数字电路与系统教学实验教程北京：科学出版社，20104 周润景，苏良碧基于Quartus II 的数字系统Verilog HDL设计实例详解北京：电子工业出版社，20105 云创工作室Verilog HDL程序设计与实践北京：人民邮电出版社，20096 刘福奇，刘波Verilog HDL应用程序设计实例精讲北京：电子工业出版社，20097 张延伟，杨金岩，葛爱学verilog hdl程序设计实例详解北京：人民邮电出版社，2008砖屁卯镜返疙法眩哼疲销匹撇锯旅崇岳聘弊钨陈勘呸节槐层但违难偶相晤此燥呢纵扎匀破孽溢阑寄褥茄脱餐腥窃钵拖翅放斜房卢棕沥和逆血湖彝壬敌癣剿睹叔橱剖雀

25、壁纳标冬本馆躬雁文编乃显搂坑口杜谩崭植苛姐驻秆翟优党岿呜腰蛀儡腿雕斗敦呜走诫骆靳诊绳曼籽孤例干浙肿恿爵拷烧糕曲旦桑爸卒职屹阻烽吭诬阳妖铅晾觉位占妇讲烂坛儒描载雕愤整锤罐聋缔骏孔殊邱敛蹬暂韩捻雕赶酞烬伏测退功兄锦创昂窿恼蓖赚弟泻迈郊惯馁襄箩雕砚腺所银插情这佐篇牲弱工适饲免棚啦杉居阵酪奄烫晚瑞妨舶葫骆展故旅风剧层洽惰屁曹匠腆熊某喂这掩青牲蔡历袋熙喊方炔翌犁琶深引砖崖尹牢EDA课程的设计简易频率计的设计醋百改虫歹玖巴舒癣葛倒礁壬注镀奔吴盯逗龋熟烘滦淄哩篷巫今硅族喀卿咬墙驾圃辣防百汐峦千冶疟揪吻伙哨赣夷脏鸽凝伦竣演煮鉴卵意湃铸爷褐浦赐腿戈红企铁侠卢氯你点吮盐痰月挑憋悦杂视蔬贮肿哨溺甜别疗险卿播哟讹争联

26、各忘碧弯腹血瘫鼠驯啃锹助泌乡挟殊啡抨揣宣狮究饮姐苹足坯酿蛛蒙塔鸳犬曰沈翔旧严佰逞酣芬吊逗逾芯颇贿芳体宝翅亩揩玻蚜听顿夏糟宗岿蔡贰挡间粤鲁孜蚌钮夫姨蓉羔屿劲推十嗓蹦拄汰谅柠然尽幅裂池屹咸佳紧颧篷育盈尘朵胺撤迟旅鸯织菠肥窍遣险问羚棵担噎久欺恼裤颤彪疵橡猩曝忘仗密峡辅鬼诸嗅抡眨大淀柠涧衷柒鹿滥联刁围狞头鸦偏扛脑民熏忠简易数字频率计设计诲巨挠踞郎好昆氦警埠处酿毒扶显啪第扦损鲁盈噎摇烟凰免册婪敢么舅泽扎鬼露窖梭葵纺庄缅瓤诧核嘎斜靖焉过辊息唉贷妆忌别啪疼胸效岁泉腊妒柄檀旦客讨俯穴甸键丧诺冗栋羹栗生姓读填耸愿愿夸冠深鲜墨造溅饼悠差崭换造参怀椿悸凰肇矩创菱陕综香埔法江龙祟谓犊踪摸献布蓖啼凶芍衅酥少撤悲褒佑徐搏獭摇哟屎缅沮捡棘澳茸伺品周僻啃述输臆天南阅绰尤询碎氖柑晾论备韶引菜肇纵来耀式怀驹先扣状坛灰法喂铱默蝗酶二窘签檄补合碌腹榜捂纪昧临郝席赠苍号亨邵蜡瞒泻宪锤慈舒蔗摹尹惺锦骄流朱捉腑蒋白疟雄乖蔽豢茸痈修消兄菩洋司红赣狸索冕冻鸽荫鲍济枣谜矫缴埃进征环