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1、超大规模考试复习资料第一章 集成电路设计进展一、 基本概念1. 集成电路制造工艺发展水平的衡量标准（1） 特征尺寸一般是指集成电路在设计与生产中可以达到的最小线宽，也代表MOS晶体管栅极在制造时可达到的最小沟道长度L。（2） 硅晶圆片直径是指一般集成电路芯片衬底材料硅晶圆片的直径。（3） DRAM储存容量是指单片集成电路芯片上可存储数据信息的位数或信息量。2. 集成电路产业发展过程中一直遵循的Moores定律集成电路芯片上所集成的晶体管数量将每1824个月翻一番。3. 集成电路的分类方式与设计需要具备的四个关键条件分类方式：（1） 以集成度分类：小规模集成电路、中规模集成电路、大规模集成电路、

2、超大规模集成电路、特大规模集成电路、巨大规模集成电路（2） 以实现功能特性与使用范围来分类：（实现功能特性分类）数字集成电路、模拟集成电路、数/模混合集成电路，（使用范围分类）通用集成电路、专用集成电路、专用标准产品或军用集成电路、工业用集成电路和民用集成电路（3） 以设计方式分类：全定制设计集成电路、半定制设计集成电路、可编程设计集成电路（4） 以制造工艺分类：双极工艺集成电路、MOS工艺集成电路、BiMOS工艺集成电路（5） 从集成电路制造结构分类：厚膜混合集成电路、薄膜混合集成电路设计需要具备的四个关键条件：人才、工具、工艺库、资金二、 论述与分析1. 集成电路制造工艺的发展趋势集成电路

3、制造工艺发展趋势性变化越来越明显，速度越来越快。集成电路的特征尺寸越来越小、芯片尺寸越来越大、单片上的晶体管数越来越多、时钟速度越来越快、电源电压越来越低、布线层数越来越多、I/O引线越来越多2. 集成电路产业结构经历的3次重大变革首次变革是以加工制造为主导的。这一时期半导体制造在IC产业中充当主角，IC设计和半导体工艺密切相关且主要以人工为主；第二次变革以芯片代工厂和集成电路设计公司的专业分工为标志。这一时期是集成电路产业的一次大分工，设备产能提高，生产成本提高，相关厂家开始承接对外加工，形成了Foundry加工和Fabless设计的专业分工，IC产业进入了以客户为导向的阶段，EDA工具的发

4、展，使IC设计工程可以独立于生产工艺；第三次变革以设计、制造、封装和测试四业分离为标志。集成电路产业的又一次大分工，庞大的IC产业体系开始阻碍整个产业的快速发展，IC产业结构向高度专业化转变，逐渐形成设计、制造、封装和测试独立成行的局面，IC产业进入了以竞争为导向的高级阶段，系统设计与IP核设计逐渐开始分工，基于这种分工，IC设计企业能大大加快产品的更新换代，并形成了一种新的设计概念SOC3. 基于EDA工具，简述一般IC的设计步骤首先进行系统分析规划，再进行原理图和HDL的设计并进行功能原理仿真，再对HDL设计进行逻辑综合，在综合后仿真，然后进行版图设计，接着进行布局布线后仿真，最后进行版图

5、的验证。4. 全定制设计、半全定制设计全定制设计：是早期最基本的集成电路设计方式，其工作可细化到每个晶体管在电路原理图中的设计调用、每个晶体管在版图中的布局布线及每个晶体管的版图设计绘制都按照原始电路的特定需求来独立进行。可以使所设计集成电路实现最高速度、最优集成度、最省面积、最佳布线布局和最低功耗等效为理想的设计指标。目前主要用于模拟集成电路和数/模混合集成电路的设计。当然对一些在相同工艺下无法基于标准单元库设计实现的数字集成电路来说，也可以使用全定制设计方式来实现相关集成电路对面积、功耗、速度和其他指标的特殊要求。特点是精工细作，设计要求高，设计周期长，设计成本昂贵。半全定制设计：此设计方

6、式主要可形成基于标准单元库的集成电路和基于门阵列的集成电路。在基于标准单元库的集成电路的设计过程中，运用EDA工具，根据电路功能要求从标准单元库中调出所需的预先设计好的单元或模块进行拼接组合，形成新电路。在基于门阵列的集成电路的设计过程中，在预先制备好的晶体管阵列或最小逻辑单元阵列基片或母片上，根据电路功能要求完成晶体管或逻辑单元的掩膜互连，形成新电路。特点是大大缩短了设计的研发周期，降低了设计难度，降低了集成电路的研发成本和研发风险度，单元库的建立需要很大的初始投资，芯片产品中也存在一定的冗余浪费。5. 集成电路设计方法演变主要经历的3个发展阶段（1） 原始手工设计集成电路设计者先采用与当时

7、电路设计系统相同的方法，以手动方式完成与现在集成电路前端设计相当的工作；然后，将原理图中的每个晶体管、每个无源器件、每根连线用手工方式绘制成相应的版图；再将版图刻成一套集成电路掩膜模板。每个工作步骤都是手工完成，设计周期相当漫长，设计成本很高。集成电路的规模一般较小，在几个至几十个门左右。（2） 计算机辅助设计借助计算机与CAD工具进行大量的集成电路辅助设计，如电路原理图设计输入与修改、电路功能性仿真、仿真波形查看、版图布局布线与绘制等。基于计算机提供的辅助设计能力，集成电路一次设计成功率大大提高，同时，集成电路的设计规模也达到数百至数万门。（3） 电子设计自动化EDA可使用大量EDA综合工具

8、来进行集成电路的自动设计，在本阶段，大量集成电路设计公司开始将不同设计环节的EDA工具进行整合，并构成一个完备、统一、高效的集成电路设计工作平台，基于此，集成电路设计规模已达到数百万至数千万门。6. 集成电路的基本设计方法（1） 自底向上设计方法：首先确定系统总的功能和指标，然后进行系统划分，并确定各功能的指标，然后设计出各功能块的结构化原理图，并逐层细化直到门级原理图，接着采用逻辑模拟和时序分析自底向上逐级进行验证，生成相应的测试向量，然后进行版图设计和验证和仿真。不足之处：设计周期长，设计规模小，设计面积较难有效控制，系统级仿真和验证数据要到最后才能得到，设计的反复性大。（2） 自顶向下设

9、计方法：该方法不再采用各个击破的方式，而是将整个系统作为一个整体来展开集成电路的前端设计和后端设计。它是满足设计指标要求的自然设计方法，克服了设计反复的问题，可以采用行为级模型进行系统结构设计，自动综合产生门级电路，而不必理会设计细节，且每一步都可进行设计验证，提高了一次设计的成功率，提高了设计效率，缩短了IC产品开发周期，也降低了开发费用。（3） 其他设计方法：逆向设计法：版图解析电路图提取功能分析与单元电路设计功能块设计子系统设计完整系统设计SOC设计方法：基本理念是“设计再利用”。在一块集成电路芯片上集成CPU/DSP、I/O接口、MEMORY、控制模块和ASIC等部分。使用基于IP核复

10、用技术，可以大大缩短IC产品的设计周期。第二章 集成电路制造工艺一、 基本概念1. 常用的集成电路制造工艺 P37（1） 硅工艺生产技术双极集成电路、金属-氧化物-半导体集成电路、双极-MOS集成电路（2） 砷化镓工艺生产技术双极型GaAs器件、FET GaAs逻辑器件2. 集成电路生产制造基本流程单晶硅锭硅圆晶片氧化、参杂、沉积光刻成形裸片测试芯片切割芯片粘贴压焊键合线封装和测试3. 版图设计的定义 P57是指根据芯片的电气要求和封装要求，按照指定的工艺设计规则，进行布局布线，将电路图或者设计代码转化成为包含各种几何图形的光掩模版数据（GDS）。4. CMOS数字集成电路的延迟组成 P73门

11、延时、连线延迟、扇出延时、大电容延迟二、 论述与分析1. 对应硅工艺生产技术，Bipolar、MOS/CMOS等集成电路工艺特性 P37Bipolar：最早的集成电路生产工艺，以有源晶体管为基础，以平面晶体管为基本单元。特点：高速、高增益、低噪声、负载能力强和功耗大，适合中、小规模集成电路和模拟集成电路（如运放、ADC和DAC等）。采用复合管的集成注入逻辑和集成肖特基逻辑结构改善了双极集成产品的密度性能比，进而提高了集成度；在新型的BiCMOS工艺集成电路中，Bipolar工艺常依据其负载能力强的特性，用作电路或芯片的I/O部分电路。MOS：以有源场效应管（FET）为基础，以MOS开关电路和M

12、OS放大电路为基本单元。特点：结构简单、功耗低、电流电压适应范围大；面积是对应Bipolar的1/5；速度不快、负载能力不强和抗静电能力差。CMOS：当今集成电路生产的主导工艺。特点：超高速、高密度潜力和高增益；低静态功耗、低噪声和低电流驱动；宽的电源电压范围、宽的输出电压幅度（无阈值损失），可与TTL电路兼容；适合各种规模数字集成电路和模拟集成电路；是MOS工艺中最常用的工艺。2. CMOS反相器的门延迟 P74a. 下降时间tf：信号波形从90%Vdd下降到10%Vdd 所需要时间。b. 上升时间tr：信号波形从10%Vdd上升到90%Vdd 所需要时间。c. 延迟时间td：输入电压变化到

13、50%Vdd的时刻到输出电压变化到50%Vdd时刻之间的时间差。d. 反相器的负载电容为Cl：Cl 数值由当级反相器的输出电容、所接下一级门的输入电容及导线的电容共同决定。当前后两级均为反相器时，为简化计算，可假设后级反相器的输入电容近似代替前级反相器的负载电容，这样Cl 可近似等于后级反相器两个晶体管栅电容的并联。3. 连线延迟 P76（1） 分布RC线模型（2） RC树网络模型第三章 集成电路设计描述与仿真 一、 基本概念1. 在数字系统集成电路设计中，需要完成两方面的任务 P80根据电子系统硬件的功能和行为描述出相应的电路结构；对得到的电路进行仿真，以验证所设计电路是否确实满足指标要求。

14、2. 集成电路硬件设计通常的分层 P81系统层、算法层、寄存器传输层、逻辑门层、电路层、版图层3. 描述域和描述方式 P82描述域：a. 行为域主要关注系统的功能实现，对系统的输入输出关系进行描述b. 结构域中则关注系统中每一抽象层次的实现方式，包含了具体的逻辑和电路结构c. 物理域则更加关注集成电路最终的呈现方式，以物理特性表征描述方式：（1） 图形描述方式：图形描述可以描述电路的结构。图形描述也可以描述电路的行为。图形描述直观易懂，在数字系统集成电路设计中，是一个重要的设计手段。（2） 文字描述方式：文字描述可以描述电路的结构，也可以描述电路的行为。特别适合描述复杂行为。可以有自然语言描述

15、、网表、硬件语言描述等。目前硬件描述语言是文字形式电路描述的主要语言。用硬件描述语言描述电路行为，通常有两种主要描述方式：算法式，通过定义硬件的输入激励/输出响应描述硬件的行为，与硬件物理实现无关。数据流式，采用与硬件物理实现相一致的数据流动方式描述硬件行为。一般认为，硬件行为算法式描述是在硬件的算法层实现，数据流式硬件行为描述是在硬件的寄存器传输层实现。4. 集成电路设计验证常用方法 P85a. 仿真（或称模拟）过程b. 规则检查c. 形式验证5. 集成电路设计验证中的逻辑仿真 P87定义：a. 仿真 在集成电路制造出来以前，利用计算机软件工具构造硬件模型，给定输入激励，模拟确定电路响应，验

16、证硬件设计正确性的过程b. 针对数字逻辑系统的仿真又可称为逻辑仿真划分：开关级仿真；逻辑门级仿真；功能块级仿真。二、 论述与分析1. 描述方式一般选择原则 P84文字方式适合描述行为，特别是复杂行为。图形方式适合描述器件的内部互连关系，即描述结构。在大规模系统设计时，两种形式缺一不可，通常要交叉使用两种形式。2. 仿真过程与形式验证（不同之处）a. 仿真须给出输入和输出信号，激励信号安排恰当将影响仿真效率。形式验证则只对电路描述本身进行分析。b. 仿真过程是通过信号在电路元件之间动态传播而实现的。形式验证则是通过静态逻辑推理而实现的。c. 仿真结果本身不直接指出电路是否有错误和错误位置，它需要

17、用户自己分析仿真结果，判断并找出所存在的设计错误。形式验证直接给出“正确”或“错误”结论。3. 仿真模型与仿真流程数字仿真模型的建立：P95a. 把每一个数字逻辑器件映射为一个或几个进程。（相对HDL）b. 把整个硬件数字系统映射为由进程互连构成的进程网络。（如网表netlist）功能模型：用于仿真数字逻辑单元的功能。延迟模型：用于仿真数字逻辑单元的延迟。功率模型：用于仿真数字逻辑单元的功耗。时序模型：用于仿真数字逻辑单元之间的延迟。数字仿真流程：P96a. 仿真时钟：标识仿真时刻的量，起点为0，可带单位。b. 事件：由当前值计算得到的新值。c. 事件队列：将各事件按时间顺序存放，每个时刻的事

18、件组成一个事件链。（流程框图）第四章 集成电路设计综合一、 基本概念1. 设计综合定义与分类P113定义：对于不同的设计层次来讲，综合就是实现设计在不同层次、不同描述方式之间的一种转化过程。对于较高层次的设计描述，通过综合后可以转化为较低层次（或同一层次）的另一种描述形式，同一层次上的综合可将其行为描述转换为结构描述。、分类：系统综合、算法综合、逻辑综合、版图综合2. 逻辑综合主要任务、步骤和输入信息P118主要任务：根据设计的逻辑功能和行为描述，在一定的约束条件（速度、功耗、成本、工艺等）下，利用EDA工具生成逻辑门电路，实现软件描述到硬件实现的转换。步骤：转化、优化、映射输入信息：RTL级

19、描述、约束条件、工艺库3. CMOS数字集成电路总功耗的组成 PPT静态功耗、动态功耗4. 高功耗对集成电路的影响 PPTa. 功耗过高将对系统可靠性有很大的影响。b. 功耗过高将对系统性能有重要的影响。c. 功耗过高将对系统生产和封装成本有很大的影响。d. 功耗过高将对系统散热成本有很大的影响。5. 功率优化应在不同的设计层次上进行 PPTa. 功率优化工作应从系统级设计就开始，层层把关；b. 设计层次越高，取得的功率优化效果就越大。二、 论述与分析1. 逻辑综合的方法和策略 PPTa. 二级逻辑综合 （Flattening 模式）：通常以布尔方程、真值表或状态表作为输入，用布尔代数等方法来

20、进行优化。综合优化后电路为两级，但不保证所有系统电路均能优化为两级。二级逻辑综合一般只优化时延约束，不顾及面积约束。b. 多级逻辑综合 / 随机逻辑综合 （Structuring 模式）：多级逻辑综合的目标是：最小化总体版图面积和关键路径上的延迟时间；最大化设计结果的可测性，并提供一个完整测试矢量集。多级逻辑综合在多数情况下比二级逻辑综合节省电路面积。多级逻辑综合是同时优化时延约束和面积约束。策略：a. 自顶向下策略（Top-down）：读入整个设计的代码；从整个设计的顶层施加各类约束；实施逻辑综合过程。自顶向下策略适用于较小的设计，一般对应设计能在一个昼夜完成一次综合过程。b. 自底向上策略

21、（Bottom-up）：首先独立完成各个子模块的逻辑综合，并使它们满足各自的约束条件；读入整个设计的顶层代码和相应的约束，并实施逻辑综合过程；验证整个设计综合是否通过。自底向上策略一般适用于任何设计，通常在综合耗时和综合资源利用方面存在较大的优势。2. CMOS静态功耗的成因与动态功耗的成因 PPT静态功耗：a. CMOS在静态时，P、N管只有一个导通。由于没有Vdd到Vss的直流通路，所以CMOS静态功耗应当等于零。b. 但在实际情况中，由于扩散区和衬底形成的PN结上存在一定的反向漏电流，因此会产生很小的静态功耗。c. 每个门器件的静态功耗等于反向漏电流与电源电压的乘积，CMOS集成电路的总

22、的静态功耗为：动态功耗：CMOS集成电路的动态功耗主要由开关功耗和短路功耗组成。a. 开关功耗（Psw）由CMOS门电路中的开关电流引起：CMOS电路在“0” “1”反转过程中，开关电流Isw对负载电容Cl进行充、放电，并在PMOS管和NMOS管上消耗了一定的能量，进而引起开关功耗。b. 短路功耗（Psc）由CMOS门电路中的短路电流引起。CMOS电路在输入非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通，在Vdd 到Vss 之间产生一个直流通路（短路电流Isc），进而引起短路功耗。3. 静态功耗与动态功耗的常用优化方法 PPT静态功耗：a. 采用多阈值设计工艺。

23、b. 采用多电压布放方式。c. 采用虚拟供电网络。d. 采用浮动衬底电压技术。e. 采用绝缘衬底（SOI）技术。动态功耗：a. 在系统级：采用小的工艺线宽；采用低工作电压设计、门控电源设计（实现分区供电）或多电压设计；采用门控时钟设计部分电路有“休眠”态（时钟屏蔽技术）；采用分块技术设计存储单元部分。b. 在RTL级：改变结构设计，即采用并行处理结构，虽增加芯片面积，但大大降低了开关动作的功率。c. 在逻辑门级：改变引起功耗的若干因素，如：晶体管尺寸大小、网线的开关频率、网线的负载电容等。第五章 集成电路测试与可测试性设计一、 基本概念1. 集成电路测试的基本定义、基本思想和一些基本概念基本定

24、义：a. 测试过程：就是在被测电路的输入引脚施加相应的激励信号，然后检测输出引脚的响应，并将检测到的输出引脚的响应与期望的响应进行比较，以判断电路是否存在故障的过程。b. 在得到合格的集成电路产品之前，一般要经过两次测试。晶圆测试：生产出来的晶圆片要经过严格的测试后才能进行划片和封装。产品测试：通过封装好的芯片还需要进行测试，以确定没有故障。c. 集成电路测试与功能验证是两个不同的概念。集成电路测试是为了剔除生产过程中产生的废品。集成电路功能验证是用于证明所设计电路在性能上是否满足指标要求。验证内容包括输入与输出信号间的逻辑关系、信号间的各种时序关系，以及功耗等各种指标。进行全面彻底的功能验证

25、是不可能的。功能验证不可能取代测试。基本概念：a. 几个容易混淆的概念：缺陷、故障、误差和漏洞。缺陷：指在集成电路制造中，在硅片上所产生的物理异常。故障：指由于缺陷所表现出的不同于正常功能的现象。误差：指由于故障而造成的系统功能的偏差和错误。漏洞：指由于一些设计问题而造成的功能错误。b. 故障建模：以数学模型来模拟芯片制造过程中的物理缺陷，便于研究故障对电路或系统造成的影响，诊断故障的位置。在数字集成电路中，主要是将被测电路的物理缺陷进行逻辑等效。c. 测试码、测试矢量与测试图形测试码 ：能够检测出电路中某个故障的测试激励。测试序列或测试矢量 ：用于时序逻辑电路的测试码，由输入信号若干种赋值组

26、合的有序排列。测试图形：测试码以及集成电路对这些输入信号的正确响应两者合在一起的统称。d. 故障检测、故障定位和故障诊断故障检测：确定集成电路中有无故障。故障定位：确定故障发生在电路中的部位。故障诊断：判断电路中是否存在故障，并确定故障发生位置。故障检测和故障定位过程的总称为故障诊断e. 故障覆盖率：指已有测试图形集所能检测故障数在系统电路可测故障中占的百分比。基本思想暗箱理论：a. 暗箱理论：即被测对象是一个“神秘”的不可及“暗箱”，不允许打开“暗箱”，但又要了解“暗箱”中的情况。b. 集成电路测试器要完成的工作：向被测对象送出测试矢量；接收被测对象在相应测试矢量下的响应；根据测试矢量和测试

27、响应之间的关系分析并“决策”下一个测试矢量；根据测试矢量和测试响应来确定故障的类型和位置。2. 逻辑门层次的故障模型 P165固定逻辑值故障模型、桥接故障模型3. 数字集成电路种常用的故障模型 P165逻辑门层次的故障模型、晶体管层次的故障模型、延迟故障4. 集成电路可测试性设计的相关概念与设计方法种类概述P193在设计集成电路系统的同时，考虑测试要求，通过在芯片原始设计中插入各种用于提高芯片可测性的硬件，从而使芯片变得容易测试，大幅度降低芯片测试的成本，从而获得最大可测性的设计过程。a. 专项技术设计：采用迭代的方法对局部电路进行修改，以提高可测性。b. 系统化技术设计：扫描路径法（Scan

28、）、边界扫描法（Boundary Scan）、内建自测试法（BIST, Built-In Self-Test）二、 论述与分析1. 集成电路测试面临的挑战a. 测试时间越来越长，百万门级SoC测试可能需要几个月甚至更长的时间。b. 测试矢量的数目越来越多，测试覆盖率却难以提高，人们不知道究竟要用多少测试矢量才能覆盖到所有的器件。c. 测试设备的使用成本越来越高，直接影响到芯片的成本。2. 组合电路固定逻辑值故障测试图形的一般生成步骤P166首先，假设电路中各逻辑单元的输入和输出端（系统中每一根网线）分别出现s-a-1和s-a-0两种固定逻辑值故障。其次，找出一组测试矢量，使得在这组测试矢量的激

29、励下，假想有故障电路的输出逻辑电平与无故障电路的输出逻辑电平不同。3. 测试生成的布尔差分法或D算法PPT 布尔差分法：a. 布尔差分法概述：是组合逻辑电路测试矢量生成的一种方法。它的描述严格而简洁，物理意义清晰。D算法：由故障点出发，推算出一条故障传播到原始输出端的路径；由故障点出发，推算出原始输入端应有的测试矢量。基本规则：每当为一根线网赋值之后，先要启动一个推理计算过程，以传播信号的赋值关系。 推理计算为相应线网得出一个唯一的、符合器件逻辑关系的数值。D算法进行测试生成的程序中保存有所有信号赋值记录。4. 扫描路径法的主要思想和工作过程 P197a. 主要思路：将电路中的组合元件和时序元

30、件隔离开来，其中：组合电路用针对组合的测试方法来测试；时序电路串接成移位寄存器，以便把测试信号移入时序元件内，也便于将时序元件的状态移出来。b. 工作过程：书P198第六章 Verilog HDL数字系统设计1. 一个完善Verilog HDL语言程序的基本组成和语法2. 行为描述与结构描述的常用方式结构描述：a. 模块级结构描述（模块级建模）：是指调用由用户设计生成的低级子模块来对硬件电路结构进行说明。b. 门级结构描述（门级建模）：是指调用Verilog内部的基本门级元件来对硬件电路结构进行说明。c. 开关级结构描述（开关级建模）：是指调用Verilog内部的基本开关级元件来对硬件电路结构

31、进行说明。3. 实际课题的编写第七章 系统集成电路SOC设计一、 基本概念1. SoC概念、关键技术和设计思想SoC概念片上系统（System on Chip）：P333单一芯片上实现一个系统所具有的信号采集、转换、存储、处理和输入/输出（I/O）等众多功能电路。关键技术：P3381 IP核复用设计2 软/硬件协同设计3 互连效应4 物理综合5 低功耗设计6 SoC测试和可测性设计设计思想：P343与传统的系统设计思想不同，SoC设计思想是以系统功能为出发点，将系统的处理机制、模型算法、芯片结构、各个层次的逻辑电路直至器件的设计紧密结合，在一个芯片上完成整个系统功能。SoC设计不是以功能电路为基础的分布式系统的综合技术，而是以IP核为基础的系统模块和电路综合技术。SoC以嵌入式系统为基本结构，集软件/硬件于一体，追求最大包容的系统集成，构成各种应用系统。2. IP概念、IP分类、复用IP核的特征 P338何谓IP一种事先定义，经验证可以重复使用的，能完成某些功能的组块。按规模分类：a. 单元模块（Cel