report 数字逻辑 电子科技大学.docx

1、report 数字逻辑 电子科技大学计算机专业类课程实验报告课程名称：数字逻辑实验学院：计算科学与工程专业：计算机科学与技术学生姓名：郭小明学号：2011060100010指导教师：蔡世民日期：2013年6月19日电 子 科 技 大 学实 验 报 告实验一1、实验名称：基本门电路的功能和特性 及组合逻辑电路实验2、实验学时：43、实验内容和目的：目的：（1）基本门电掌握常用集成门电路的逻辑功能与特性 （2）掌握各种门电路的逻辑符号 （3）了解集成电路的外引线排列及其使用方法（4）学习组合逻辑电路的设计及测试方法内容： （1）部分TTL门电路逻辑功能验证 （2）组合逻辑设计之全加器或全减器4、实

2、验原理：1）组合逻辑电路的分析：对已给定的组合逻辑电路分析其逻辑功能。步骤：（1）由给定的组合逻辑电路写函数式；（2）对函数式进行化简或变换；（3）根据最简式列真值表；（4）确认逻辑功能。2）.组合逻辑电路的设计：就是按照具体逻辑命题设计出最简单的组合电路。步骤：（1）根据给定事件的因果关系列出真值表；（2）由真值表写函数式；（3）对函数式进行化简或变换；（4）画出逻辑图，并测试逻辑功能。 掌握了上述的分析方法和设计方法，即可对一般电路进行分析、设计，从而可以正确地使用被分析的电路以及设计出能满足逻辑功能和技术指标要求的电路。5、实验器材（设备、元器件） 数字逻辑实验箱 双踪示波器（记录波形时

3、，应注意输入、输出波形的时间相位关系，在座标中上下对齐。） 集成电路：7400、7404、7432、74866、实验步骤：1) 在实验箱上插入相应的门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑特性验证实验。将其逻辑特性制成表格。 2) 用7400连接的电路如图1.1所示，其中M端输入HZ级的连续脉冲，N端输入KHZ级的连续脉冲，X和Y接逻辑开关，在XY的四种输入组合下，用示波器观测A、B及F点的波形，并记录下来，写出F=f（M、N、X、Y）的逻辑表达式。 3) 实验电路如图1.2所示，在X端加入KHZ级的数字信号，逻辑开关AB为00、01、10、11四

4、种组合下，用示波器观察输入输出波形，解释AB对信号的控制作用。 4) 用 7486和 7400搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。 7、实验数据及结果分析：（2）下面是化简之后的逻辑电路图2) 经过对在不同输入的情况下电路图信号灯的观察实验引脚图得出真值表及电路控制关系如下XYABF00110011N101M11M+N3) AB取值如下时，控制作用为：真值表及控制关系ABXYAB对输出信号的控制000000010001011011111001X的非1010X的非1100X1111X3) 全加器电路图：下面是实际连接

5、结果，补充了几张在不同输入信号的情况下的输出情况图思考题：1、作出二位加法器的真值表，并提出一个二位加法器的电路设计方案。下面给出真值表和设计方案：C0表示进位 A0 B0 表示加数 A1 B1 表示 被加数 C1 C2 表示输出结果 F表示进位C0A0B0A1B1C1C2F010000000000010001000000110110000100001100110100010000111110100101001100000110000100110011110100010011110010100101001111110001110111000000110100011100001110100101

6、1100110000011101110011110110110111110000000111011111001100011101111111000110100111111111110111两位二进制的加法器可以采用五个输入端控制的，分别表示进位 加数 被加数下面是设计电路 ：如图8、实验结论、心得体会和改进建议： 在进行组合逻辑电路的设计的时候在很多情况下都是可以进行转换的，有时候转换之后的电路会更加简单，更容易实现，用更少的逻辑门实现相同的功能从而能实现优化。 建议对各种线的规格使用做出要求，建议给出更短的线来连接电源和接地。 通过此实验，更加深刻的体会到了数字逻辑电路的工作原理和实现机制，

7、加深了对于数字逻辑的兴趣。 实 验 报 告实验二1、实验名称：数值比较器、数据选择器2、实验学时：43、实验内容和目的： -掌握常用集成门电路的逻辑功能与特性 -掌握各种门电路的逻辑符号 -了解集成电路的外引线排列及其使用方法 -学习组合逻辑电路的设计及测试方法 -部分TTL门电路逻辑功能验证- -组合逻辑设计之全加器或全减器4、实验原理：5、实验器材（设备、元器件） 数字逻辑实验箱 导线若干 集成电路：7400、7486、7404、74153 6、实验步骤： 1) 在实验箱上插入相应的门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑特性验证实验。将其逻辑

8、特性制成表格。2) 用7400连接的电路如图1.1所示，其中M端输入HZ级的连续脉冲，N端输入KHZ级的连续脉冲，X和Y接逻辑开关，在XY的四种输入组合下，用示波器观测A、B及F点的波形，并记录下来，写出F=f（M、N、X、Y）的逻辑表达式。3）实验电路如图1.2所示，在X端加入KHZ级的数字信号，逻辑开关AB为00、01、10、11四种组合下，用示波器观察输入输出波形，解释AB对信号的控制作用。4) 用 7486和 7400搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。5、实验原理1）组合逻辑电路的分析：对已给定的组合逻辑

9、电路分析其逻辑功能。步骤：（1）由给定的组合逻辑电路写函数式； （2）对函数式进行化简或变换； （3）根据最简式列真值表； （4）确认逻辑功能。2）.组合逻辑电路的设计：就是按照具体逻辑命题设计出最简单的组合电路。步骤：（1）根据给定事件的因果关系列出真值表； （2）由真值表写函数式； （3）对函数式进行化简或变换； （4）画出逻辑图，并测试逻辑功能。 掌握了上述的分析方法和设计方法，即可对一般电路进行分析、设计，从而可以正确地使用被分析的电路以及设计出能满足逻辑功能和技术指标要求的电路。 3）全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An（被加数/

10、被减数），Bn（加数/减数）和Cn-1（低一位的进位/借位）。全加器真值表及输出逻辑表达式参见教材P52。 7、实验数据及电路图分析 一位数值比较器真值表为：ABLGM00010010011010011010 得： 电路图：经化简得：8、实验数据及结果分析：一位比较器连线：一位比较器引脚图下面给出了几张在不同输入情况电路情况下面是思考题的求结果过程 思考：如何设计一个2位数值比较器电路？ 两位数值比较器真值表为： ABCDLGM000001000010010010001001100101001000101010011000101110011000100100110010100101011001

11、1100100110110011101001111010电路图设计：9、实验结论、心得体会和改进建议： 其实数值比较器的输出就是又三个，小于 大于 等于 于是乎设计三个输出就行了。 建议对各种线的规格使用做出要求，建议给出更短的线来连接电源和接地。 通过此实验，更加深刻的体会到了数字逻辑电路的工作原理和实现机制，加深了对于数字逻辑的兴趣。电 子 科 技 大 学实 验 报 告实验三1、实验名称：计数器的应用2、实验学时：43、实验内容和目的：目的：掌握任意进制计数器的构成方法。掌握集成二进制同步计数器74161的逻辑功能。学习时序逻辑电路的设计及测试方法。内容： 用74161搭建一个60进制计数

12、器电路，并将结果输出到7段数码管显示出来，画出其设计逻辑图，并验证它的运算。4、实验原理1）集成4位二进制同步计数器74161的引脚图如图3.1所示。 图3.1 74161引脚图 其中，CP是输入计数脉冲（上升沿有效），CR是清零端，LD是置数控制端 ，CTp和CTt是计数器工作状态控制端，D0D3是并行输入数据端，CO是进位信号端，Q0Q3是计数器状态输出端。 2）74161性能特点 可以直接清零（不需CP脉冲配合），又称强迫置零 数据可以并行预置，但需CP上升沿配合 可进行二进制同步计数 具有进位输出信号，可以串接计数使用 内部采用JK触发器单元计数 当进位输出Q3Q2Q1Q0=1111时

13、，产生进位输出，CO=1，当下一个CP上升沿到来之时，内部4个触发器均翻转为0，计数器重新开始计数。3）任意进制计数方法 反馈预置数法 该法是用译码电路（门电路）检测计数器的状态，当计数器到达被检测的状态时，译码电路输出低电平或高电平，将其反馈到计数器的预置数端，使预置数端出现有效电平。 利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器，从而实现预定模数的计数。4）该实验设计思路 用74161构成60进制计数器，需要将两片74161进行级联，分别作为十位和个位的计数。其中，个位完成十进制计数，需要对Q3Q2Q1Q0=1001进行译码，即当计数器计数到第9个时钟脉冲时，个位计

14、数器的预置数端得到有效低电平，当第10个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器，同时，还应当使得十位计数器开始进行加法计数。由于十位计数器需要对Q3Q2Q1Q0=0101进行译码，即当计数器计数到第5个时钟脉冲时，十位计数器的预置数端得到有效低电平，当第6个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器。 控制十位计数器的加法计数，需要对CTp或CTt端进行控制，两者只要其中一个为低电平时，十位计数器均可处于数据保持状态。因此，在对个位计数器输出数据Q3Q2Q1Q0=1001进行译码的同时，信号Q3Q0可作为十位计数器工作状态控制信号

15、。 工作计数脉冲可以采用同步脉冲的形式，即个位计数器和十位计数器可以采用相同的脉冲信号源。 工作脉冲选择实验箱上频率为1HZ的固定脉冲，完成60秒时间计时。5、实验器材（设备、元器件）数字逻辑实验箱示波器万用表集成电路：74161、7400、74046、实验步骤： 实验电路逻辑图七 实验数据及结果分析：思考题 思考：如何实现秒表暂停？需要增加什么电路？需要增加一个闸门控制电路来控制电路的秒表暂停。其实就是7474八 实验结论、心得体会和改进建议： 本题是设计的60进制计数器，其实这个60进制计数器就是在256进制计数器的基础上修改而来，只是在输入的时候要在110010的时候计数器重新置零之后就

16、可以实现60进制计数器的功能。 建议对各种线的规格使用做出要求，建议给出更短的线来连接电源和接地。 通过此实验，更加深刻的体会到了数字逻辑电路的工作原理和实现机制，加深了对于数字逻辑的兴趣。电 子 科 技 大 学实 验 报 告实验四一 实验名称 简易数字式频率计二 实验学时：4三 实验内容和目的：1、参考教材P105习题10，设计一个单脉冲发生器（参考图2），其脉冲宽度与手按按钮时间长短无关与两次按钮时间间隔无关，仅与时钟脉冲频率f1有关，且有以下关系：1、在上路工作正常后，按下图1所示组合成一个简易数字式频率计。图中f1是基准信号频率为1HZ，f2是待检测信号，0-1按钮是手动开关。四 实验

17、原理：简易数字式频率计功能：按下0-1按钮，闸门控制信号产生输出两路信号，一路信号对计数器清零，一路输出宽度为的单脉冲。在闸门控制信号时间内，闸门打开，计数器对f2计数。数码显示的数值即为f2的频率，并保留至重新按下按钮时为止。五 实验器材（设备、元器件） 数字逻辑实验箱 双踪示波器（记录波形时，应注意输入、输出波形的时间相位关系，在座标中上下对齐。） 集成电路：7400、7404、7432、7486六 实验步骤： 按照如下引脚图连接电路图 实现相关功能 7、数据及结果分析：实现了简易数字式频率计的相关功能八 实验结论及心得体会和改进建议 建议对各种线的规格使用做出要求，建议给出更短的线来连接电源和接地。 通过此实验，更加深刻的体会到了数字逻辑电路的工作原理和实现机制，加深了对于数字逻辑的兴趣。 建议给本次试验增加说明，本次试验难度很大，仅依靠实验报告指导书中的相关内容是很难完成的。 本次实验的线路很是复杂，需要细心的工作。