集成电路笔试面试题解答连载未完.docx

1、集成电路笔试面试题解答连载未完 FPGA/集成电路笔试面试题解答本次更新日期2021年10月12日已更新27个笔试面试题 还未结束连载更新。 。 。别人连载小说，我们连载FPGA/集成电路笔试面试题解答视频！一点一滴的积累，坚持获得成绩！明德扬潘教师历经多年精心整理历年各大公司如海华、大彊、中兴、展讯等名企笔试面试题，每道题都有已录制好的详细的解答视频 + 举一反三的解题技巧。届时我们将不断地更新和补充最新的笔试面试题解答视频，欢送大家关注进展免费领取。 1.Write a sequence of 3-bit grey code. Can you derive a general equati

2、on to convert binary to grey code? AMD 2021 【解答视频序号：08310001】2.怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？AMD 2021 【解答视频序号：08310002】3.设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。AMD 202100001000 010000100010 001010001000 0000可以parameterize你的设计吗？其hardware是什么样子的？【解答视频序号：09090001】4.出下面两个状态机的逻辑综合图，并

3、说明两种写法的优缺点！凹凸 2021always (posedge clk or negedge rst) if(!rst)begin state=0; out=4b0000; end else case(state) 0:begin state=1; out=4b0000; end 1:begin state=0; out=4b0001; end endcasealways (posedge clk or negedge rst) if(!rst) state=0; else case(state) 0:state=1; 1:stateq=1ns【解答视频序号：09090004】7.阻塞赋值

4、和非阻塞赋值的区别 Trident always(posedge clk) always(posedge clk) begin begin b=a; b=a; c=b; c1; 2b11: c=b1; default: begin a=b; c=b; endendcasealways (b or d)begin a=b; c=b; case(d) 2b00: a=b1; 2b11: c=b1; endcaseendalways(b or d)begincase(d) /synopsys full_case 2b00: a=b1; 2b11: c=b1;endcaseend【解答视频序号：090

5、90008】11.从仿真的角度设计测试32(bit)*32(bit)的乘法器能否正常工作的过程？【解答视频序号：09110001】12.从仿真的角度设计测试1024-depth的SRAM能否正常工作的步骤或过程，功能：有10位的读写指针，并且读操作与写操作可以同时进展，负责读和写的局部由一个控制器控制。【解答视频序号：09110002】13.报文交换ID的功能【解答视频序号：09110003】14.flip-flop和latch的区别，rtl中latch是如何产生的 SIRF 2021【解答视频序号：09120001】15.多时钟域设计中，如何处理跨时钟域信号？ SIRF 2021【解答视频序

6、号：09120002】16.锁存器比存放器省面积，但为什么在IC设计中通常使用存放器？ SIRF 2021【解答视频序号：09120003】17.用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。飞利浦大唐笔试regN-1:0 memory0:M1; 定义FIFO为N位字长容量M【解答视频序号：09250001】18.FPGA 的片上RAM 资源，可以在设计中如下哪些应用？a、Shift Register b、ROMc、RAM d、FIFO【解答视频序号：09250002】19.以下哪些属于时钟约束？a、set_false_path b、set_input_pathc、s

7、et_max_delay d、set_multicycle path【解答视频序号：09250002】20.FPGA可以有哪些工艺？a、SDRAM b、SRAM c、EEPOM b、DDR e、FLASH【解答视频序号：09250002】21.以下哪些是FPGA片内资源？a、RAM b、LUT c、DSP d、SDRAM【解答视频序号：09250002】22.以下哪些选项是FPGA设计中必须的设计约束？a、管脚约束 b、跨时钟域约束 c、时钟周期约束 d、片上RAM位置约束【解答视频序号：09250002】23.判断：FPGA中，需要一个1MByte的存储空间，用片上RAM实现即可。【解答视频序号：09250002】24.判断：Latch 和Register 的构造是不同的，Latch 是电位控制器件，Register是时序控制器件。【解答视频序号：09250002】25.判断：FPGA设计中，访问FLASH的速度比DDR快。【解答视频序号：09250002】26.阐述以下数字电路中时钟属性：(1) Jitter ：时钟抖动 (2) clock_skew ：时钟偏移。问题：这两个不同吗？【解答视频序号：09250002】27.分析时序报告【解答视频序号：】