十六进制七段数码显示管设计.docx

1、十六进制七段数码显示管设计电 子 科 技 大 学实 验 报 告学生姓名： 学 号： 指导(zhdo)教师：王振松一、实验室名称(mngchng)： 现代(xindi)测试技术实验室二、实验(shyn)项目名称：3位十六进制(sh li jn zh)七段数码显示管设计三、实验原理：对4个7段LED数码管的每个LED显示屏都是按照一个“数字8”的模式安排了7个发光二极管组成部分。每段LED可以单独照明,这7个段的每个LED的阳极是连接在一起,成为一个共同的阳极电路节点,但LED的阴极保持独立。如需要每一位显示不同的数字,则需利用人眼的视觉残留效应进行动态刷新显示,以30次/秒的速度以此显示4个十六

2、进制数。所以是s1:0的数值必须以此速度从03计数。同时输出an3:0的数值必须和s1:0同步，这样就保证在正确的时间显示正确的数字。当然同时要使用使能端控制第三位数码管使其熄灭。 四、实验(shyn)目的：1. 进一步熟悉Xilinx公司EDA开发系统软件(x tn run jin)平台的操作。2. 学会(xuhu)将50M的晶振经多次分频后得到(d do)低频脉冲信号。3. 学会(xuhu)用 Verilog HDL中的case语句来创建七段译码器。4. 学会使用原理图作为顶层图实现数字电路。5. 掌握数码管动态扫描显示技术。6. 学会用BASYS2 FPGA开发板下载执行并验证代码。五、

3、实验内容：1)利用HDL代码输入方式在Xilinx ISE 13.4平台上实现一个十六进制七段数码显示管设计；2)使用原理图作为顶层图实现数字电路，使用模块实例语句连接前面所设计的七段译码器模块；3)生成比特流文件下载到开发板上进行验证。六、实验(shyn)器材（设备、元器件）：1)计算机（安装(nzhung)Xilinx ISE 13.4软件平台）；2)BASYS2 FPGA开发板一套（带USB-MiniUSB下载(xi zi)线）。七、实验(shyn)步骤：1、在Xilinx ISE 13.4平台中，新建一个(y )工程LED。我们选用的BASYS2 FPGA开发板采用的是Spartan3

4、E XC3S100E芯片和CP132封装，设置好器件属性。2、在工程管理区任意(rny)位置单击鼠标右键，在弹出的快捷菜单中选择“New Source”命令，弹出新建源代码对话框，这里我们(w men)选择“Verilog Module”类型(lixng)，输入Verilog文件名。ISE会自动创建一个Verilog的模板，并在源代码编辑区打开，接下来的工作就是将代码编写(binxi)完整。完整(wnzhng)代码如下：module LED( input i0, input i1, input i2, input i3, output reg 7:0 o ); wire3:0 i; assig

5、n i0=i0; assign i1=i1;assign i2=i2; assign i3=i3; /七段数码管always(*) case(i) /控制(kngzh)表达式0:o=8b00000011; /分支(fnzh)表达式1:o=8b10011111;2:o=8b00100101;3:o=8b00001101;4:o=8b10011001; 5:o=8b01001001;6:o=8b01000001;7:o=8b00011111;8:o=8b00000001;9:o=8b00001001;hA:o=8b00010001;hB:o=8b11000001;hC:o=8b01100011;h

6、D:o=8b10000101;hE:o=8b01100001;hF:o=8b01110001;default:o=8b00000011; endcaseendmodule保存后,在 ISE 左侧菜单的 Design Utilities 里点击 Creat Schematic Symbol 生成电路模块,这样,我们(w men)自己设计的一块译码器电路就完成了,如果编译有错误,反复修改直至成功。3、接下来设计一个(y )顶层电路,实现我们需要的功能。在项目(xingm)中添加“New Source”,选择(xunz)“Schematic”类型,则进入(jnr)原理图设计阶段。软件在左侧(zu c

7、)的 Symbols 栏中提供大量的芯片库供使用。 接下来再连上 7 段码译码器就可以驱动数码管显示了,在 symbols 里面(lmin)选择当前的工作目录就可以看到我们设计的译码器 led7segment,加入(jir)电路，再增加若干个输入(shr)、输出端口,这个电路就设计好了。接下来要将电路图与实际(shj)开发板引脚绑定,需要加入引脚定义文件, New source-Implementation Constraints File,加入后缀为 ucf 的引脚定义文件,或在项目中双击 I/Opin planning)PlanAhead)-Pre-Synthesis 进入向导。最终生成的

8、 ucf 引脚定义(dngy)文件如下:其中,NET CLK LOC = B8;的含义为将项目中的 CLK线绑定在开发板的“B8”脚,具体(jt)引脚可见开发板上的字。接下来生成电路(dinl)文件,点击 Generate Programming File,经过漫长的等待,将会出现绿色钩,表示成功了。4、选择sch项目下的design一栏，点击Configure Target Device，展开二级菜单(ci dn)，双击Manage Configure Processes，打开ISE Impact，双击Boundary Scan。在右侧(yu c)空白处右击，选择Initialize Cha

9、ins，选择“是”，打开对应(duyng)的bit文件最后(zuhu)右击器件，选择Program将程序下载到开发板上并检查结果。八、实验数据(shj)及结果分析：实验仿真结果证明了设计的正确性，该设计是合理的，能够(nnggu)满足实验所需的。设计的数码显示管可以完美显示十六进制数，并且(bngqi)通过一些简单的改动还可以改变亮、灭灯的个数，同时也可以改变逻辑开关输入的高低(god)位，出色地完成了实验要求的同时还具有一定的扩展性。九、实验结论： 3位十六进制七段数码显示管由数选、位选、分频器和七段译码器组成，通过四位二进制输入来显示十六进制的数。十、总结(zngji)及心得体会： 报告(bogo)评分： 指导(zhdo)教师签字：内容总结（1）电 子 科 技 大 学实 验 报 告学生姓名： 学 号： 指导教师：王振松一、实验室名称： 现代测试技术实验室二、实验项目名称：3位十六进制七段数码显示管设计三、实验原理：对4个7段LED数码管的每个LED显示屏都是按照一个“数字8”的模式安排了7个发光二极管组成部分（2）所以是s1:0的数值必须以此速度从03计数