西北工业大学数字电子技术基础实验报告实验.docx

1、西北工业大学数字电子技术基础实验报告实验数字电子技术基础第三次实验报告一、描述QuartusII软件基本使用步骤1编写Verilog代码，用文本编辑器正确编写源文件,并经modelsim仿真确认该电路设计正确。2打开QuartusII软件，新建工程New project (注意工程名和设计文件的module名保持一致)，选择和开发板一致的FPGA器件型号。3添加文件，点击file-open,之后选择要添加的文件，并勾选Add file to current project.4编译，Start Compilation ,编译源文件 (如有错误修改后,重新编译)。5查看电路结构，使用Tool-RT

2、L viewer工具查看电路图结构,是否和预期设计一致。二、题目代码以及波形分析1.设计一款时钟上升沿触发的D寄存器a)编写模块源码module flipflop(D,Clock,Q); input D,Clock; output reg Q; always(posedge Clock) Q=D;endmoduleb)测试模块timescale 1ns/1ps module tb_flipflop;reg Clock_test;reg D_test;wire Q_test;initialClock_test=0;always #20 Clock_test=Clock_test;initialD

3、_test=0;always #77 D_test=D_test;flipflop UUT_flipflop(.Clock(Clock_test),.D(D_test),.Q(Q_test);endmodulec)仿真后的波形截图每当时钟上升沿到来时，触发器把D的信号传给Qd)综合后的RTL图形2.设计一款4bBit具有并行加载功能的移位寄存器编写模块源码a)编写模块源码module muxdff(D0,D1,Sel,Clock,Q); input D0,D1,Sel,Clock; output reg Q; wire D; assign D=Sel?D1:D0; always(posedge

4、 Clock) Q=D;endmodulemodule shift4(R,L,w,Clock,Q); input 3:0R; input L,w,Clock; output wire 3:0Q; muxdff Stage3(w,R3,L,Clock,Q3); muxdff Stage2(Q3,R2,L,Clock,Q2); muxdff Stage1(Q2,R1,L,Clock,Q1); muxdff Stage0(Q1,R0,L,Clock,Q0);endmoduleb)测试模块timescale 1ns/1ps module tb_shift4;reg Clock_test;reg L_t

5、est;reg w_test;reg 3:0R_test;wire 3:0Q_test;initialClock_test=0;always #10 Clock_test=Clock_test;initialbeginL_test=1;#14L_test=0;/always #14 L_test=L_test;endinitialw_test=0;always #13 w_test=w_test;initialR_test=4b1010;shift4 UUT_shift4(.Clock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test

6、);endmodulec)仿真后的波形截图L为0时并行加载，数组R为加载时的输入。L为1时移位，数组Q右移一位，左端补当前变量w的值。d)综合后的RTL图形3.设计一款4bit带复位功能的计数器a)编写模块源码module upcount(Reset,Clock,E,Q); input Reset,Clock,E; output reg 3:0Q; always(posedge Reset,posedge Clock) if(Reset) Q=0; else if(E) Q=Q+1;endmoduleb)测试模块timescale 1ns/1psmodule tb_upcount;reg Re

7、set_test;reg Clock_test;reg E_test;wire 3:0Q_test;initialClock_test=0;always #5 Clock_test=Clock_test;initialbeginReset_test=1;E_test=0;#2Reset_test=0;#8E_test=1;#184Reset_test=1;#2Reset_test=0;#32E_test=0;endupcount UUT_upcount(.Reset(Reset_test),.Clock(Clock_test),.E(E_test),.Q(Q_test);endmodulec)

8、仿真后的波形截图Reset信号为1时重置。使能信号E为1时计数器工作，每当时钟上升沿到来时，输出Q加1.d)综合后的RTL图形4.设计一款定时器,(如：时钟频率20M,定时为1秒)。a)编写模块源码module timer(Reset,Clock,E,Q,Sign); input Reset,Clock,E; output reg 24:0Q=25b000000000000000; output reg Sign; always(posedge Reset,posedge Clock) if(Reset) Q=0; else if(E) begin if(Q20000000) begin Q=

9、20000000) begin Sign=1; Q=0; end endendmoduleb)测试模块timescale 1ns/1psmodule tb_timer;reg Reset_test;reg Clock_test;reg E_test;wire 24:0Q_test;wire Sign_test;initialClock_test=0;always #25 Clock_test=Clock_test;initialbeginReset_test=1;E_test=0;#1Reset_test=0;E_test=1;endtimer UUT_timer(.Reset(Reset_t

10、est),.Clock(Clock_test),.E(E_test),.Q(Q_test),.Sign(Sign_test);endmodulec)仿真后的波形截图当根据时钟信号计数到一秒时，Sign信号由零变为1，从而实现计时。d)综合后的RTL图形5.串并转换器a)编写模块源码b)测试模块timescale 1ns/1ps module tb_shared;reg Clock_test;reg L_test;reg w_test;reg 3:0R_test;wire 3:0Q_test;initialClock_test=0;always #10 Clock_test=Clock_test

11、;initialbeginL_test=1;#14L_test=0;/always #14 L_test=L_test;endinitialw_test=0;always #13 w_test=w_test;initialR_test=4b1010;shift4 UUT_shift4(.Clock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test);endmodulec)仿真后的波形截图L为0时并行加载，数组R为加载时的输入。L为1时移位，数组Q右移一位，左端补当前变量w的值。当串行输入达到四个时即可并行输出，所以串并转换器本质是一个移位寄存器。只是最后用一个D触发器存储数据再并行输出。d)综合后的RTL图形三、本次实验收获和心得通过第三次数字电路实验，我对移位寄存器和计数器有了深刻的了解，以及利用计数器实现计时器和利用移位寄存器实现串并转换器，提高了Verilog编码能力，还学会了QuartusII软件的基本使用方法，以及如何对自己设计出的电路进行综合。