EDA数字秒表设计.docx

1、EDA数字秒表设计北 华 航 天 工 业 学 院EDA技术综合设计课程设计报告报告题目： 数字秒表设计 作者所在系部： 电子工程系 作者所在专业： 电子信息工程 作者所在班级： 作 者 姓 名 ： 指导教师姓名： 完 成 时 间 ： 2010年12月12日 内 容 摘 要应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、12500的分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需

2、有一个启动信号和一个清零信号，以便秒表能随意停止及启动。 秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。当计时达60分钟后，蜂鸣器鸣响10声。关键词：VHDL、数据选择器、计数器、显示器一、系统组成框图5/二、各模块原理及其程序51、六进制计数器62、十进制计数器 63、蜂鸣器 74、译码器85、控制器9三、系统仿真 101、:2、六进制计数器 103、十进制计数器 104、蜂鸣器 105、译码器 106、控制器

3、 10四、心得体会 11课程设计任务书课题名称？数字秒表设计完成时间指导教师职称学生姓名|班 级总体设计要求和技术要点总体设计要求： 通过本课程的学习使学生掌握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面知识；提高工程实践能力；学会应用EDA技术解决一些简单的电子设计问题。技术要点：1秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。2开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。当计时达60分钟后，蜂鸣器鸣响10声。.工作内容

4、及时间进度安排工作内容：在软件上编辑、编译程序，并仿真到达实验要求。进度安排;课下编写程序，并要求程序能通过编译仿真；第十六周的周三,周四在实验板上下载调试程序；周五课设答辩。、课程设计成果1与设计内容对应的软件程序2课程设计报告书3成果使用说明书4设计工作量要求设计过程数字秒表#计时控制电路控制状态机计时电路显示电路分频电路计数器六进制计数器扫描电路七段译码器十进制计数器 系统组成框图一系统组成框图 ;二各模块及的原理及其程序 （1）六进制计数器 library ieee;use count6 is port (clk,clr,start:in std_logic; daout:out st

5、d_logic_vector(3 downto 0);， cout:out std_logic ); end count6;architecture behave of count6 is signal temp:std_logic_vector(3 downto 0);beginprocess(clk,clr) begin if clr=1 then temp=0000; cout=0101 then temp=0000; cout=1; else temp=temp+1; cout=0; end if; end if; end if; end process;daout=temp; end

6、 behave;（2）十进制计数器library ieee;use count10 isport(（ clr,start,clk:in std_logic; cout:out std_logic; daout:buffer std_logic_vector(3 downto 0);end count10;architecture behave of count10 isbeginprocess(clr,start,clk)beginif clr=1 then daout=0000; elsif ( clkevent and clk=1) then if start=1 then if daou

7、t=1001 then daout=0000;cout=1; else daout=daout+1;cout=0; end if; end if;end if;end process;end behave;（3）蜂鸣器library ieee;use alarm isport(clk,I:in std_logic; q:out std_logic );end alarm;architecture ar of alarm issignal n:integer range 0 to 20;signal q0:std_logic;beginprocess(clk)begin if clkevent

8、and clk=1thenif i=0 then q0=0;n=0;elsif n=19 and i=1 thenq0=not q0;n=n+1;else q0=0;end if;:end if;end process;qledledledledledledledledledledled=0000000; end case; end process; end a;（5）控制器library ieee;use seltime is port(clr,clk: in bit; dain0,dain1,dain2,dain3,dain4,dain5: in std_logic_vector(3 do

9、wnto 0); sel: out std_logic_vector(2 downto 0); daout: out std_logic_vector(3 downto 0);end seltime;architecture a of seltime is signal temp:integer range 0 to 5;?begin process(clk) begin if (clr=1) then daout=0000; sel=000; temp=0; elsif (clk=1and clkevent) then if temp=5 then temp=0; else tempsel=

10、000;daoutsel=001;daoutsel=010;daoutsel=011;daoutsel=100;daoutsel=101;daout=dain5; end case; end if; end process;end a;三系统仿真（1）六进制【（2）十进制（3）蜂鸣器（4）译码器（5）控制器四心得体会开始做设计时总是会犯一些错误，只有经过不停的改错不停的编译才能得到正确的程序。在编程时，我充分使用了结构化的思想，这样程序检查起来也比较方便，调试时也给了我很大方便，只要一个模块一个模块的进行调就可以了，充分体现了结构化编程的优势。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。在应用VHDL的过程中让我真正领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法在数字系统设计中发挥越来越重要的作用。教师评语及设计成绩 评 语 课程设计成绩： 指导教师： 日期： 年 月 日