基于FPGAVerilog的数字式秒表设计.docx

1、基于FPGAVerilog的数字式秒表设计基于FPGA的数字式秒表一、设计任务及要求 秒表由于其计时精确，分辨率高（0.01 秒），在各种竞技场所得到了广泛的应用，本次设计的任务就是设计一个基于 FPGA 的数字式秒表。1、基本要求：（1）性能指标： 秒表的分辨率为 0.01 秒，最长计时时间为 99.99 秒；（2）设置启/停开关和复位开关（计数控制器）： 启/停开关 S1 的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位开关 S2 用来使计时器清 0，复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即

2、终止，并对计时器清零。（开关按下为 0，弹起为 1）。（3）秒表的计时基准信号： 以周期为 0.01 秒（频率 100HZ）的计时脉冲作为一个比较精准的计时基准信号输入到0.01 秒位计数器的时钟端；在设计中采用分频器把 1000HZ 的时钟信号转换为 100HZ 的计时基准信号，其分频系数为 10。（4）数码管动态显示： 七段数码管采用动态扫描的方式显示，扫描需要一个比较高频率的信号，本次设计选用 1000HZ 。为了得到 1000Hz 信号，必须对输入的时钟信号 50MHZ 进行分频。显示模块共用 11 个管脚，其中 8 个用于连接 8 个数码管的七段 LED，还有 3 个管脚用于选择点亮

3、哪个数码管，每隔很短的一段时间 8 个数码管交替点亮，依次循环，动态显示，由于人眼的视觉残留，可以观察到连续的测量计数器的计数值。 上电后，八个数码管中左边四个显示自己的学号后四位，在运行过程中一直不变；右边四个显示计时时间，范围 00009999，利用两个按钮 S1、S2 控制计时。 2、提高要求： 加入小数点，计时数码管显示范围 00.0099.99。 二、系统原理框图 1000Hz 100Hz 50MHz 1000Hz三、电路实现四、功能模块1、分频器（以10分频器为例）（1）Verilog HDL语言程序module fp10(Clk,Out);input Clk;output Out

4、;reg Out;reg 3:0 Cout;reg Clk_En;initialOut=0;always (posedge Clk )beginCout = (Cout = 4d10) ? 4d0 : (Cout + 4d1);Clk_En = 4d5) ? 1d1 : 1d0;Out=Clk_En;endEndmodule（2）模块化电路 （3）波形仿真 由波形仿真图可以看出，10分频器将1000Hz的脉冲分频成100Hz的脉冲。2、计数器（以模10计数器为例）（1）Verilog HDL语言程序module counter10( Clk,EN,RET,CQ,OUT);input Clk;i

5、nput EN,RET;output 3:0 CQ;output OUT;reg OUT;/*-*/wire Rst_n;assignRst_n = RET;/*-*/reg3:0 Led;reg Clk_En;always (posedge Clk or negedge Rst_n)beginif(Rst_n)beginOUT=0;Led = 4d0;endelsebeginClk_En = Clk;if(Clk_En&EN)beginbeginif(Led=4d9)OUT=1d1;elseOUT=1d0;endendendend/*-*/assignCQ = Led;/*-*/endmod

6、ule （2）模块化电路 （3）波形仿真由波形图可以看出，100Hz的脉冲源，模10计数器D3-D0输出0000-1001，每10个脉冲进位位OUT输出一个单脉冲。3、数据选择器 （1）Verilog HDL语言程序module numchoose(sel,num4,num5,num6,num7,k);input2:0sel;input3:0num4;input3:0num5;input3:0num6;input3:0num7;output reg3:0 k;always begincase(sel)3b000: k=4d0;3b001: k=4d3;3b010: k=4d1;3b011: k

7、=4d1;3b100: k=num4;3b101: k=num5;3b110: k=num6;3b111: k=num7;endcaseendendmodule （2）模块化电路 （3）波形仿真 由波形图可以看出，在1000Hz的扫描信号及100Hz的计时信号下，数据选择器输出前四位输出学号后四位0311（0000,0011,0001,0001），后四位输出范围00009999（0000,0000,0000,00001001,1001,1001,1001）。4、显示译码器（带小数点） （1）Verilog HDL语言程序module xianshiyimaqi( k, Sev_Seg_Led_

8、Data_n, del );input 3:0 k;output 7:0 Sev_Seg_Led_Data_n;input 2:0 del;reg 7:0 Led;reg 3:0D,C,A,B; always(k) begin if(del=3b101) case (k) 4b0000: Led = 8b0111_1111; 4b0001: Led = 8b0000_1101; 4b0010: Led = 8b1011_0111; 4b0011: Led = 8b1001_1111; 4b0100: Led = 8b1100_1101; 4b0101: Led = 8b1101_1011; 4

9、b0110: Led = 8b1111_1011; 4b0111: Led = 8b0000_1111; 4b1000: Led = 8b1111_1111; 4b1001: Led = 8b1101_1111; default : Led = 8b0000_000; endcase else case (k) 4b0000: Led = 8b0111_1110; 4b0001: Led = 8b0000_1100; 4b0010: Led = 8b1011_0110; 4b0011: Led = 8b1001_1110; 4b0100: Led = 8b1100_1100; 4b0101: Led = 8b1101_1010; 4b0110: Led = 8b1111_1010; 4b0111: Led = 8b0000_1110; 4b1000: Led = 8b1111_1110; 4b1001: Led = 8b1101_1110; default : Led =4d9)OUT=1d1;elseOUT=1d0;可以看出，对于OUT进位输出，0到8时是低电平，9为高电平，即8到9时有上升沿，9回到0时是下降沿，而计数器的Clk是上升沿触发。除了修改程序的方法，还可以采用直接在OUT后接非门将上升沿与下降沿互换。