1、最新VHDL程序练习题含答案资料调研提纲:三、主要竞争者分析关于DIY手工艺制品的消费调查“漂亮女生”号称全国连锁店,相信他们有统一的进货渠道。店内到处贴着“10元以下任选”,价格便宜到令人心动。但是转念一想,发夹2.8元,发圈4.8元,皮夹子9.8元,好像和平日讨价还价杀来的心理价位也差不多,只不过把一只20元的发夹还到5元实在辛苦,现在明码标价倒也省心省力。5、你认为一件DIY手工艺制品在什么价位可以接受?就算你买手工艺品来送给朋友也是一份意义非凡的绝佳礼品哦。而这一份礼物于在工艺品店买的现成的礼品相比,就有价值意义,虽然它的成本比较低但它毕竟它是你花心血花时间去完成的。就像现在最流行的针
2、织围巾,为何会如此深得人心,更有人称它为温暖牌绝大部分多是因为这个原因哦。而且还可以锻炼你的动手能力,不仅实用还有很大的装饰功用哦。1、荣晓华、孙喜林消费者行为学东北财经大学出版社 2003年2月图1-1大学生月生活费分布VHDL程序填空题(一) 在下面横线上填上合适的VHDL关键词,完成2选1多路选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; 1 MUX21 ISPORT(SEL:IN STD_LOGIC; A,B:IN STD_LOGIC; Q: OUT STD_LOGIC );END MUX21; 2 BHV OF MUX21 ISBEG
3、INQ=A WHEN SEL=1 ELSE B;END BHV;(二) 在下面横线上填上合适的语句,完成BCD-7段LED显示译码器的设计。LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; ENTITY BCD_7SEG ISPORT( BCD_LED : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDSEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END BCD_7SEG; ARCHITECTURE BEHAVIOR OF BCD_7SEG IS BEGIN PROCESS(BCD_LED) 3 I
4、F BCD_LED=0000 THEN LEDSEG=0111111; ELSIF BCD_LED=0001 THEN LEDSEG=0000110; ELSIF BCD_LED=0010 THEN LEDSEG= 4 ; ELSIF BCD_LED=0011 THEN LEDSEG=1001111; ELSIF BCD_LED=0100 THEN LEDSEG=1100110; ELSIF BCD_LED=0101 THEN LEDSEG=1101101; ELSIF BCD_LED=0110 THEN LEDSEG=1111101; ELSIF BCD_LED=0111 THEN LEDS
5、EG=0000111; ELSIF BCD_LED=1000 THEN LEDSEG=1111111; ELSIF BCD_LED=1001 THEN LEDSEG=1101111; ELSE LEDSEG= 5 ; END IF; END PROCESS; END BEHAVIOR;(三) 在下面横线上填上合适的语句,完成数据选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX16 ISPORT( D0, D1, D2, D3: IN STD_LOGIC_VECTOR(15 DOWNTO 0); SEL: IN STD_LOGI
6、C_VECTOR( 6 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END;ARCHITECTURE ONE OF MUX16 ISBEGINWITH 7 SELECT Y = D0 WHEN 00, D1 WHEN 01, D2 WHEN 10, D3 WHEN 8 ;END;(四) 在下面横线上填上合适的语句,完成JK触发器的设计。说明:设计一个异步复位/置位JK触发器,其真值表如下: INPUTOUTPUTPSETCLRCLKJKQ01XXX110XXX000XXX不定11上升沿01011上升沿10111上升沿11翻转11上升沿00保持
7、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JKFF1 ISPORT (PSET,CLR,CLK,J,K : IN STD_LOGIC; Q : OUT STD_LOGIC);END JKFF1;ARCHITECTURE MAXPLD OF JKFF1 ISSIGNAL TEMP:STD_LOGIC;BEGINPROCESS(PSET,CLR,CLK)BEGINIF (PSET=0AND CLR=1 ) THEN TEMP=1;ELSIF (PSET=1AND CLR=0 ) THEN TEMP=0;ELSIF (PSET=0AND CLR=
8、0 ) THEN NULL; 9 (CLKEVENT AND CLK=1) THEN 10 (J=0 AND K=0) THEN TEMP=TEMP;ELSIF (J=0 AND K=1) THEN TEMP=0;ELSIF (J=1 AND K=0) THEN TEMP=1;ELSIF (J=1 AND K=1) THEN TEMP= 11 ;END IF; END IF; END PROCESS; Q=TEMP; END ;(五) 在下面横线上填上合适的语句,完成计数器的设计。说明:设电路的控制端均为高电平有效,时钟端CLK,电路的预置数据输入端为4位D,计数输出端也为4位Q,带同步始能E
9、N、异步复位CLR和预置控制LD的六进制减法计数器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT(EN,CLR,LD,CLK:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT6;ARCHITECTURE BEHA OF CNT6 ISSIGNAL QTEMP:STD
10、_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,LD) BEGIN IF CLR=1 THEN QTEMP=0000; -CLR=1清零 ELSIF (CLKEVENT AND CLK=1) THEN -判断是否上升沿IF LD=1 THEN QTEMP= 12 ; -判断是否置位 ELSIF EN=1 THEN -判断是否允许计数 IF QTEMP=0000 THEN QTEMP= 13 ; -等于0,计数值置5 ELSE QTEMP= 14 ; -否则,计数值减1 END IF; END IF; END IF; Q=QTEMP; END P
11、ROCESS; END BEHA; (六) 在下面横线上填上合适的语句,完成状态机的设计。说明:设计一个双进程状态机,状态0时如果输入”10”则转为下一状态,否则输出”1001”; 状态1时如果输入”11”则转为下一状态,否则输出”0101”;状态2时如果输入”01”则转为下一状态,否则输出”1100”; 状态3时如果输入”00”则转为状态0,否则输出”0010”。复位时为状态0。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MOORE1 ISPORT (DATAIN: IN ST
12、D_LOGIC_VECTOR(1 DOWNTO 0); CLK, RST:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE ONE OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3); -定义4个状态SIGNAL CST, NST: ST_TYPE; -定义两个信号(现态和次态)SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN REG: PROCESS(CLK, RST) -主控时序进程BEGIN IF RST=1 THE
13、N CST= 15 ; -异步复位为状态0ELSIF CLKEVENT AND CLK=1 THEN CST IF DATAIN=10 THEN NST=ST1; ELSE NST=ST0; Q1 IF DATAIN=11 THEN NST=ST2; ELSE NST=ST1; Q1 IF DATAIN=01 THEN NST=ST3; ELSE NST=ST2; Q1 IF DATAIN=00 THEN NST=ST0; ELSE NST=ST3; Q1=0010; END IF; 17 ;END PROCESS;Q=Q1;END;(七) 在下面横线上填上合适的语句,完成减法器的设计。由两个
14、1位的半减器组成一个1位的全减器-1位半减器的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_SUB IS PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC); END HALF_SUB;ARCHITECTURE ART OF HALF_SUB ISBEGINCOUT= 18 ; -借位DIFF= 19 ; -差END ;-1位全减器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FALF_SUB IS PORT(A,B,CIN:
15、 IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC);END FALF_SUB;ARCHITECTURE ART OF FALF_SUB ISCOMPONENT HALF_SUB PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC); END COMPONENT; 20 T0,T1,T2:STD_LOGIC;BEGIN U1: HALF_SUB PORT MAP(A,B, 21 ,T1);U2: HALF_SUB PORT MAP(T0, 22 , 23 ,T2);COUT= 24 ;END ;(八) 在下面横线上
16、填上合适的语句,完成分频器的设计。说明:占空比为1:2的8分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLKDIV8_1TO2 IS PORT(CLK:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC );END CLKDIV8_1TO2;ARCHITECTURE TWO OF CLKDIV8_1TO2 ISSIGNAL CNT:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL CK:STD_LOGIC;BEGINPROCESS(C
17、LK)BEGINIF RISING_EDGE( 25 ) THEN IF CNT=11 THENCNT=00;CK= 26 ; ELSE CNT= 27 ; END IF;END IF;CLKOUT=CK;END PROCESS;END;(九) 在下面横线上填上合适的语句,完成60进制减计数器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT ISPORT(CLK: IN STD_LOGIC; H,L: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
18、 );END COUNT;ARCHITECTURE BHV OF COUNT ISBEGINPROCESS(CLK)VARIABLE HH,LL: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1 THENIF LL=0 AND HH=0 THEN HH:=0101; LL:=1001; ELSIF LL=0 THEN LL:= 28 ; HH:= 29 ; ELSE LL:= 30 ; END IF; END IF; H=HH; L=LL;END PROCESS;END BHV;(十) 在下面横线上填上合适的语句,完成4-2优
19、先编码器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CODE4 IS PORT(A,B,C,D : IN STD_LOGIC; Y0,Y1 : OUT STD_LOGIC);END CODE4;ARCHITECTURE CODE4 OF CODE4 ISSIGNAL DDD:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL Q:STD_LOGIC_VECTOR( 31 DOWNTO 0);BEGIN DDD= 32 ; PROCESS(DDD) BEGINIF (DDD(0)=0) THEN Q = 11; E
20、LSIF (DDD(1)=0) THEN Q = 10;ELSIF(DDD(2)=0) THEN Q=01;ELSE Q = 00;END IF; 33 ; Y1=Q(0); Y0=Q(1);END CODE4;(十一) 在下面横线上填上合适的语句,完成10位二进制加法器电路的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ 34 .ALL;ENTITY ADDER1 ISPORT(A,B:IN STD_LOGIC_VECTOR(9 DOWNTO 0);COUT:OUT STD_LOGIC;SUM:OUT STD_L
21、OGIC_VECTOR(9 DOWNTO 0);END;ARCHITECTURE JG OF ADDER1 ISSIGNAL ATEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);SIGNAL BTEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);SIGNAL SUMTEMP: STD_LOGIC_VECTOR( 35 DOWNTO 0);BEGIN ATEMP=0& A; BTEMP=0& B;SUMTEMP= 36 ;SUM=SUMTEMP(9 DOWNTO 0);COUT= 37 ;END JG;(十二) 在下面横线上填上合适的语句,完成移位寄存器
22、的设计。说明:8位的移位寄存器,具有左移一位或右移一位、并行输入和同步复位的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SHIFTER ISPORT(DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; SHIFTLEFT,SHIFTRIGHT:IN STD_LOGIC; RESET:IN STD_LOGIC; MODE:IN STD_LOGIC_VECTO
23、R(1 DOWNTO 0); QOUT:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END SHIFTER;ARCHITECTURE ART OF SHIFTER ISBEGIN PROCESS BEGIN 38 (RISING_EDGE(CLK); -等待上升沿IF RESET=1 THEN QOUTQOUTQOUTQOUTNULL; 42 ; END IF; END PROCESS; END ART;(十三) 在下面横线上填上合适的语句,完成计数器的设计。说明:设计一个带有异步复位和时钟使能的一位八进制加法计数器(带进位输出端)。LIBRARY IEEE;USE
24、 IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR( 43 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT8;ARCHITECTURE BEHAV OF CNT8 ISBEGIN PROCESS(CLK, RST, EN) 44 CQI : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF RST = 1 THEN CQI
25、 := “000”; 45 CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 111 THEN CQI := 46 ; ELSE CQI := 47 ; END IF; END IF;END IF; IF CQI = 111 THEN COUT = 1; ELSE COUT = 0; END IF;CQ = CQI; END PROCESS; END BEHAV; (十四) 在下面横线上填上合适的语句,完成序列信号发生器的设计。说明:已知发送信号为”10011010”,要求以由高到低的序列形式一位一位的发送,发送开始前及发送完为低电平。LIBRARY
26、IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XULIE ISPORT (RES, CLK: IN STD_LOGIC; Y: OUT STD_LOGIC );END;ARCHITECTURE ARCH OF XULIE IS SIGNAL REG:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CLK, RES) BEGINIF(CLKEVENT AND CLK=1) THEN IF RES=1 THEN Y=0; REG= 48 ; -同步复位,并加载输入ELSE Y= 49 ; -高位输出REG= 50 ; -左移,
27、低位补0END IF;END IF;END PROCESS; END;(十五) 在下面横线上填上合适的语句,完成数据选择器的设计。说明:采用元件例化的设计方法,先设计一个2选1多路选择器,再使用3个2选1多路选择器构成一个4选1多路选择器。LIBRARY IEEE; -2选1多路选择器的描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21 IS PORT(A,B,SEL : IN STD_LOGIC; Y : OUT STD_LOGIC);END MUX21;ARCHITECTURE ART OF MUX21 ISBEGINY=A WHEN SEL=0 ELSE B; END ;LIBRARY IEEE; -4选1多路选择器的描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 IS PORT(A,B,C,D : IN STD_LOGIC; S1,S2 : IN STD_LOGIC; Y:OUT STD_LOGIC) ;END;
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