经典数字电路和模拟电路面试题doc.docx

1、经典数字电路和模拟电路面试题doc数 字 电 路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和非同步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而非同步电路不使用时钟脉冲做同步，其子系统是使用特殊的 “开始 ”和“完成 ”信号使之同步。由於非同步电路具有下列优点 -无时钟歪斜问题、低电源消耗、平均效能而非最差效能、 模组性、 可组合和可复用性 -因此近年来对非同步电路研究增加快速，论文发表数以倍增，而 Intel Pentium 4处理器设计

2、，也开始采用非同步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路 (寄存器和各种触发器 )和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿 (或下降沿)完成的。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。 在硬件上，要用 oc 门来实现（漏极或者集电极开路） ，由于不用 oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口

3、应加一个上拉电阻。 （线或则是下拉电阻）4、什么是 Setup 和 Holdup 时间？（汉王笔试）5、setup和 holdup 时间,区别.（南山之桥）6、解释 setup time和hold time 的定义和在时钟信号延迟时的变化。 （未知）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片， 这个 T 就是建立时间 -Setup time.如不满足 setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被

4、打入触发器。保持时间是指触发器的时钟信号上升沿到来以后， 数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间 （Hold time）。建立时间是指在时钟边沿前， 数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解， 并举例说明竞争和冒险怎

5、样消除。 （仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？ TTL 与COMS 电平可以直接互连吗？ （汉王笔试）常用逻辑电平： 12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接

6、到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用 cmos可直接驱动 ttl;加上拉后,ttl 可驱动 cmos.11、如何解决亚稳态。 （飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：

7、1 降低系统时钟2 用反应更快的 FF3 引入同步机制，防止亚稳态传播4 改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC 设计中同步复位与异步复位的区别。 （南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY 状态机的特征。（南山之桥）Moo re 状态机的输出仅与当前状态值有关 , 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关 ,

8、 而且与当前输入值有关 , 这14、多时域设计中 ,如何处理信号跨时域。 （南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM ，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号，可

9、能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态， 因为它们之间没有必然关系， 是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。 所以通常只同步很少位数的信号。 比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用， 这样可以降低出错概率， 象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。15、给了 reg的 setup,hold时间，求中间组合逻辑的 delay范围。（飞利浦大唐笔试）Delay T+T2max

10、,T3holdT1min+T2min17、给出某个一般时序电路的图， 有 Tsetup,Tdelay,Tck-q还, 有 clock 的 delay,写出决T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的

11、结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。 因此在动态时序分析中， 无法暴露一些路径上可能存在的时序问题；19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。（威盛 VIA关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。 （未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异） ，触发器有几种（区别，优点

12、），全加器等等。（未知）23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡诺图化简：一般是四输入，记住 00 01 11 10顺序，0 1 3 24 5 7 612 13 15 148 9 11 1025、To design a CMOS invertor with balance rise and fall time,please define the rationof channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中 P管的宽长比要比 N 管的宽长比大？（仕兰微电子

13、）和载流子有关， P 管是空穴导电， N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等27、用 mos管搭出一个二输入与非门。 （扬智电子笔试）29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level的电路。（Infineon笔试）31、用一个二选一 mux 和一个 inv 实现异或。（飞利浦大唐笔试）input a,b;output c;assign c=a?(b):(b);32、画出 Y=A*B+C 的 cm

14、os电路图。（科广试题）33、用逻辑们和 cmos电路实现 ab+cd。（飞利浦大唐笔试）34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E) 。（仕兰微电子）以上均为画 COMS 电路图，实现一给定的逻辑表达式。35、利用 4 选 1 实现 F(x,y,z)=xz+yz。（未知）x,y 作为4选1 的数据选择输入，四个数据输入端分别是 z或者 z 的反相， 0，136、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化简）。化成最小项之和的形式后根据 (A*B)*( （C*D ）)=AB+CD37、给出一个简单的由多个 NO

15、T,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon 笔试）思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（ A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？ 1）INV 2 ）AND 3 ）OR 4）NAND 5 ）NOR 6）XOR 答案： NAND （未知）39、用与非门等设计全加法器。 （华为）40、给出两个门电路让你分析异同。 （华为）41、用简单电路实现，当 A为输入时，输出 B 波形为 （仕兰微电子）写逻辑表达式，然后化简42、A,B,C,D,E进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,

16、E 中 1的个数比 0 多，那么 F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）写逻辑表达式，然后化简43、用波形表示 D 触发器的功能。（扬智电子笔试）easy44、用传输门和倒向器搭一个边沿触发器。 （扬智电子笔试）46、画出 DFF 的结构图,用 verilog实现之。（威盛）47、画出一种 CMOS 的 D锁存器的电路图和版图。 （未知）48、D 触发器和 D锁存器的区别。（新太硬件面试）49、简述 latch 和 filp-flop 的异同。（未知）50、LATCH 和 DFF 的概念和区别。（未知）51、latch 与 register的区别,为什么现在多用 r

17、egister.行为级描述中 latch 如何产生的。（南山之桥）latch 是电平触发， register是边沿触发， register在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。52、用 D 触发器做个二分频的电路 .又问什么是状态图。 （华为）53、请画出用 D 触发器实现 2倍分频的逻辑电路？（汉王笔试）54、怎样用 D 触发器、与或非门组成二分频电路？（东信笔试）直接 D 触发器 Q 反相输出接到数据输入55、How many flip-flop circuits are

18、 needed to divide by 16? (Intel) 16 分频？456、用 filp-flop 和 logic-gate设计一个 1 位加法器，输入 carryin 和 current-stage，输出 carryout 和 next-stage. （未知）57、用 D 触发器做个 4 进制的计数。（华为）58、实现 N 位 Johnson Counter,N=5。（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器，15 进制的呢？（仕兰微电子）60、数字电路设计当然必问 Verilog/VHDL ，如设计计数器。 （未知）61、BLOCKING NON

19、BLOCKING 赋值的区别。（南山之桥）非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中62、写异步 D 触发器的 verilog module。（扬智电子笔试）module df f8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用 D 触发器实现 2 倍分频的

20、 Verilog 描述？ （汉王笔试）module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用 VHDL 或 VERILOG 、ABLE 描述 8 位D

21、触发器逻辑。（汉王笔试）PAL，GAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input7:0 d;output7:0 q;reg7:0 q;always (posedge clk or posedge reset)异/步复位，高电平有效if(reset)q = 0;elseq = d;endmodule65、请用 HDL 描述四位的全加法器、 5 分频电路。（仕兰微电子）66、用 VERILOG 或 VHDL 写一段代码，实现 10 进制计数器。（未知）67、用 VERILOG 或 VHDL 写一

22、段代码，实现消除一个 glitch。（未知）69、描述一个交通信号灯的设计。 （仕兰微电子）70、画状态机，接受 1，2，5 分钱的卖报机，每份报纸 5 分钱。（扬智电子笔试）71、设计一个自动售货机系统，卖 soda水的，只能投进三种硬币，要正确的找回钱数。 （1）画出 fsm（有限状态机）；（2）用 verilog 编程，语法要符合 fpga 设计的要求。（未知）72、设计一个自动饮料售卖机，饮料 10 分钱，硬币有 5 分和 10 分两种，并考虑找零：（1）画出 fsm（有限状态机）；（2）用 verilog 编程，语法要符合 fpga 设计的要求；（3）设计工程中可使用的工具及设计大致

23、过程。 （未知）73、画出可以检测 10010串的状态图 ,并 verilog 实现之。（威盛）74、用 FSM 实现 101101的序列检测模块。（南山之桥）a为输入端， b 为输出端，如果 a连续输入为 1101则 b 输出为 1，否则为 0。请画出 state machine；请用 RTL 描述其 state machine。（未知）75、用 verilog/vddl 检测 stream中的特定字符串（分状态用状态机写） 。（飞利浦大唐笔试）76、用 verilog/vhdl 写一个 fifo 控制器(包括空，满，半满信号 )。（飞利浦大唐笔试）regN-1:0 memory0:M 1;

24、 定义 FIFO 为 N 位字长容量 M八个 always模块实现，两个用于读写 FIFO，两个用于产生头地址 head和尾地址tail，一个产生 counter计数，剩下三个根据 counter的值产生空， 满，半满信号产生空，满，半满信号77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能： y=lnx ，其中，x 为 4 位二进制整数输入信号。 y 为二进制小数输出，要求保留两位小数。电源电压为 35v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）78、sram，flash memory，及 dram的区别？（新太硬件面试）sram：

25、静态随机存储器， 存取速度快， 但容量小， 掉电后数据会丢失， 不像 DRAM需要不停的 REFRESH，制造成本较高，通常用来作为快取 (CACHE) 记忆体使用flash：闪存，存取速度慢，容量大，掉电后数据不会丢失dram：动态随机存储器，必须不断的重新的加强 (REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。 价格比 sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。79、给出单管 DRAM 的原理图(西电版数字电子技术基础作者杨颂华、冯毛官 205页图 914b)，问你有什么办法提高 refresh time，总共有

26、5 个问题，记不起来了。（降低温度，增大电容存储容量） （Infineon 笔试）81、名词:sram,ssram,sdram名词 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写 (VCO)。动态随机存储器的英文缩写 (DRAM) 。名词解释，比如 PCI、ECC、DDR、interrupt、pipeli

27、ne、IRQ,BIOS,USB,VHDL,VLSI VCO( 压控振荡器 ) RAM ( 动态随机存储器 )，FIR IIRDFT(离散傅立叶变换 )或者是中文的，比如： a.量化误差 b.直方图 c.白平衡PCI：Peripheral Component Interconnec（t PCI），DDR：DoubleDataRateECC：Error Checking and Correcting模拟电路1、基尔霍夫定理的内容是什么？ （仕兰微电子） 在电子线路中， 随便找个环路，取相同的参考方向的，环路电压之和为零。2、平板电容公式 (C=S/4。k（d)未知）3、最基本的如三极管曲线特性。

28、（未知）4、描述反馈电路的概念， 列举他们的应用。（仕兰微电子） 灵敏放大器 锁存器 。5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈） ；负反 馈的优点（降低放大器的增益灵敏度， 改变输入电阻和输出电阻， 改善放大器的线性和 非 线性失真，有效地扩展放大器的通频带，自动调节作用） （未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）频率补偿目的就是减小时钟和相位差，使输入输出频率同步 .频率补偿的根本思想就是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性 (主要是把高频时最小极点频率与其相近的极点频率的间距拉大 ),破坏自激振荡条

29、件 ,经保证闭环稳定工作 ,并满足要求的稳定裕度 ,实际工作中常采用的方法是在基本放大器中接入由电容或 RC 元件组成的补偿电路 ,来消去自激振荡 .7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。 （未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。 （凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器） ，优缺点，特别是广泛采用差分结构的原因。 （未知）10、给出一差分电路，告诉其输出电压 Y+和 Y-,求共模分量和差模分量。 （未知）11、画差放的两个输入管。 （凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一

30、个晶体管级的运放电路。（仕兰微电子）13、用运算放大器组成一个 10 倍的放大器。（未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路） ，并求输出端某点的 rise/fall 时间。(Infineon 笔试试题)15、电阻 R 和电容 C 串联，输入电压为 R 和 C 之间的电压，输出电压分别为 C上电压和 R 上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RCT 时，给出输入电压波形图， 绘制两种电路的输出波形图。 （未知）16、有源滤波器和无源滤波器的原理及区别 ?（新太硬件）17、有一时域信号 S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90), 当其通过低通、带通、高通滤波器后的信号表示方式。 （未知）18、选择电阻时要考虑什么？（东信笔试题）19、在 CMOS 电路中，要有一个单管作为开