帧同步信号 电信0905林继泉.docx

1、帧同步信号 电信0905林继泉课程设计任务书学生姓名： 林继泉 专业班级： 电子信息工程0905 指导教师： 阮军 王虹 工作单位： 信息工程学院 题 目: 帧同步信号提取电路功能模块的设计与建模 初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间： 周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻

2、辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析； （4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 江国强.EDA技术与应用. 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名： 年 月 日系主任（或

3、责任教师）签名： 年 月 日1、ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的ISE 12.0系列，集成了FPGA开发需要的所有功能。1.1主要特点（1）包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； （2）全面支持Vir

4、tex-5系列器件（业界首款65nm FPGA）； （3）集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈； 可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。 （4）Foundation Series ISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。ISE作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。1.2 ISE功能简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程

5、无需借助任何第三方EDA软件。（1）设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。 （2）综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公司的Synpl

6、ify，实现无缝链接。 （3）仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。 （4）实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。 （5）下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。 2.原理概述 由通信原理知识可知， PCM3032系统共分为32个路时隙，其中30个路时隙分别用宋传送30路话音信号，一个路时隙（TS0）用来传送帧

7、同步码，另一个路时隙(TS16)用来传送信令码。PCM3032系统在发送端按照某一波特率编排成一定的帧结构形成同步数据流，然后送入信道传送，在接收端从信道恢复出来的同步数据流，则需要进一步解调才能取出有用信息。对于接收端的数据解调，首先要从同步数据流中提取位同步信息，然后提取帧同步信息。传统的帧同步提取采用硬件实现，有电路复杂、门限电平不容易调整等缺陷，随着可编程器件的不断发展，VHDL编程语言的出现，用可编程器件来实现数据流中帧同步信号的提取，能使设备简化，检测电平容易控制，同时也提高了设备的可靠性和生产的一致性。帧同步又称为群同步，实现帧同步的方法主要有两类：一类是插入特殊码法，即插入式帧

8、同步法，它在数字信息码序列中插入一些特殊码组作为每帧的帧头标志，而在接收端则根据这些码组的位置来实现帧同步。另一类是利用数据组本身之间彼此不同的特性来实现自同步，不需要专门的帧同步码。在本课程设计中主要研究插入式帧同步法。所谓连贯式插入法是指在每帧的开头集中插入帧同步码组的方法。用做帧同步码组的特殊码组J1，x，J1，-真c。)要求具有尖锐单峰性的局部自相关函数。这个特殊码组是非周期序列或有限序列，在求它的自相关函数时，除了在时延J0的情况下，序列中只有部分元素参加相关运算，其表达式为：我们把这种非周期序列的自相关函数称为局部自相关函数。下面就目前的一种常用的帧同步码组巴克码，做简单介绍。所谓

9、巴克码是一种具有特殊规律的非周期序列。设一个n位的巴克码组为, 3、帧同步信号提取的电路设计思想 提取连贯式插入法的帧同步信号的关键是要把特殊码组从信号流中识别出来。假如一帧信号是基于32位的信息码组，而巴克码是七位的，由于巴克码作为一帧信号的帧头识别码，所以只需要把巴克码识别出来，就可以把帧同步信号提取出来，这里，在外界提供自动门限信号出来的前提下，我们只是研究简单的提取电路。具体帧同步信号提取电路设计框图如下：图1帧同步信号提取电路设计框图如上图所示，主要是由七位移位寄存器、译码器和判决器三部分组成。其中帧同步系统的工作状态分为捕捉态和维持态。首先假设在同步未建立时，系统处于捕捉态，此时从

10、信道而来的位同步信号由移位寄存器输入端输入，由于七位的巴克码是1110010，所以对D1、D3和D4进行反相输出，这样，移位寄存器完成数据的串行输入，七位并口输出，然后经过38线译码器，当D7D1是1111111时，输出是111；当传输过程中存在一位错码时，即D7D1中有一位是0，其余是1时，输出是110；译码器的输出即到判决器的输入，当自动门限是7时，则输入是111时，判决输出是1（高电平）；若输入为其他（小于7）时，判决输出是0（低电平）；当自动门限是6时，则输入是110或111时，则判决输出是1（高电平）；若输入为其他（小于7）时，判决输出是0（低电平）。此时，输出的两个高电平脉冲之间的

11、数据即为所传输的一帧数据。因此，帧同步信号被提取出来。图5信号提取示意图4、VHDL建模程序设计4.1七位寄存器的VHDL建模设计程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity usr is Port ( datain : in STD_LOGIC; clk : in STD_LOGIC; q : out STD_LOGIC_VECTOR (6 downto 0);end usr;architecture Behavio

12、ral of usr issignal reg:std_logic_vector(6 downto 0);beginprocess(clk)is begin if rising_edge(clk)then reg=reg(5 downto 0)&datain; end if;end process; q(0)=not reg(0); q(1)= reg(1); q(2)=not reg(2); q(3)=not reg(3); q(4)= reg(4); q(5)= reg(5); q(6)= reg(6);end Behavioral;4.2译码器的VHDL建模设计程序library IEE

13、E;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-译码器entity decoder is Port ( a : in STD_LOGIC_VECTOR (6 downto 0); b : out STD_LOGIC_VECTOR (2 downto 0);end d

14、ecoder;architecture Behavioral of decoder isbegin process(a) is variable even:integer range 0 to 7; begin even:=0; for i in arange loop if a(i)=1 then even:=even+1; end if; end loop; if even=7 then b=111; elsif even=6 then b=110; else b=000; end if; end process; end Behavioral;4.3判决器的VHDL建模设计程序libra

15、ry IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-判决器entity compare is Port ( a : in STD_LOGIC_VECTOR (2 downto 0); b : in STD_LOGIC_VECT

16、OR (2 downto 0); c : out STD_LOGIC);end compare;architecture Behavioral of compare isbeginc=b else 0;end Behavioral;4.4系统主程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx

17、 primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity main isport(datain:in std_logic; clk:in std_logic; maxim:in std_logic_vector(2 downto 0); sheelout:out std_logic);end main;architecture Behavioral of main iscomponent usr Port ( datain : in STD_LOGIC; clk : in STD_LOGIC; q :

18、 out STD_LOGIC_VECTOR (6 downto 0);end component;component decoder Port ( a : in STD_LOGIC_VECTOR (6 downto 0); b : out STD_LOGIC_VECTOR (2 downto 0);end component;component compare Port ( a : in STD_LOGIC_VECTOR (2 downto 0); b : in STD_LOGIC_VECTOR (2 downto 0); c : out STD_LOGIC);end component; s

19、ignal tmp1:std_logic_vector(6 downto 0); signal tmp2:std_logic_vector(2 downto 0); begin u0:usr port map(datain,clk,tmp1); u1:decoder port map(tmp1,tmp2); u3:compare port map(tmp2,maxim,sheelout);end Behavioral;4.5、时序仿真使用Xilinx ISE软件对程序进行时序仿真，（1）当门限信号设置为111（即是7）时，仿真波形如下： 图6（2）当门限信号设置为110（即为6）时，仿真波形如

20、下所示：图77、设计小结 在本次课题设计中，我们采用连贯式插入法来提取通信系统中的帧同步信号，研究对象是PCM3032信号，识别的特殊码是七位巴克码“1110010”，帧同步信号提取系统其实应该包括32分频器、巴克码识别器、自动门限电路、RS触发器和其他门电路，这里我们只是围绕巴克码识别器研究简单的帧同步信号提取方法， 并没有研究后面的自动门限和保护电路。 所以，在这里，我们详细分析了巴克码识别器电路，对其进行基于FPGA的VHDL建模设计，设计出程序并进行时序仿真，如上仿真结果可知，仿真结果符合设计要求，能够顺利的把帧同步信号从PCM传输的编码中提取出来，达到设计的目的。我们还考虑 了假同步的情况，所以，我们把门限信号设置了110或111，预防发送方在发送巴克码时存在发错一位误码时依然能够把帧同步信号检测出来，保证数据的准确性。 8、心得体会9、参考文献1.段吉海,基于CPLD/FPGA的数字通信系统建模与设计,电子工业出版社, 20042.潘松,黄继业, EDA技术与VHDL 清华大学出版社，20093. Mark Zwolinski，VHDL数字系统设计 电子工业出版社，20044.樊昌信，曹丽娜，通信原理（第六版） 国防工业出版社，20075. 谈世哲、李建，基于xilinx ISE的fpga设计与应用 电子工业出版社，2008