andyoru计算机组成原理答案唐朔飞精简版.docx

1、andyoru计算机组成原理答案唐朔飞精简版、 .1 我们打败了敌人。 我们把敌人打败了。第 一 章1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3计算机系统计算机硬件、软件和数据通信设备的物理或逻辑的综合体。计算机硬件计算机的物理实体。计算机软件计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同 重要。5. 冯诺依曼计算机的特点是什么？解：冯氏计算机的特点是：P9 由运算器、控制器、存储器、输入设备、输出设备五大部件组成； 指令和数据以同一形式（二进制形式）存于存储器中； 指令由操作码、地址码两大部分组成； 指令在存储器中顺序存放

2、，通常自动顺序取出执行； 以运算器为中心（原始冯氏机）。7. 解释下列概念：主机、C*U、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P10主机是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU中央处理器（机），是计算机硬件的核心部件，由运算器 +控制器组成；主存计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；存储单元可存放一个机器字并具有特定存储地址的存储单位；存储元件存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；存储字一个存储单元所存二进制代码的逻

3、辑单位；存储字长一个存储单元所存二进制代码的位数；存储容量存储器中可存二进制代码的总量；机器字长CPU能同时处理的数据位数；指令字长一条指令的二进制代码位数；义：MQ、X、MAR、MDR、I/*、MIPS、CPI、FL*PS解：CPUCentral Proces*i*g*it，中央处理机（器），见7题；PCProgram Cou*t*r，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；I*Instruction Re*ister，指令寄存器，存放当前正在执行的指令的寄存器；8. 解释下列英文缩写的中文含CP*、PC、IR、C*、ALU、ACC、CUControl

4、Unit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；ALUArithmetic Log*cUnit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；A*CAccumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；MQMultiplier-Quo*i*ntRegist*r，乘商寄存器，乘 运算时存放乘数、除 时存放商的寄存器。X此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；*ARMem*y AddressRegi*er，存储器地址寄存器，内存中用来存放欲访问存储单元地址

5、的寄存器；MDRMemor* DataRegist*r，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；I/OI*p*t/Outpute*uipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；MIPS*llio*Instruct*on P*r Seco*d，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位；*PICycl* PerInstruction，执行一条指令所需时钟周期数，计算机运算速度指标计量单位之一；FLO*SF*oatingPoint Op*tion PerS*cond，每秒浮点运算次数，计算机运

6、算速度计量单位之一。10. 指令和数据都存于存储器中,计算机如何区分它们？解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。返回目录系统总线第三章1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？解：总线是多个部件共享的传输部件；总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用；为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。4. 为什么要设置总线判优控制

7、？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？解：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器查询、独 请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独 请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。5. 解释下列概念：总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。解：总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备（模块）；总线的从设备（从模块）指

8、一次总线传输期间，配合主设备完成传输的设备（模块），它只能被动接受主设备发来的命令；总线的传输周期总线完成一次完整而可靠的传输所需时间；总线的通信控制指总线传送过程中双方的时间配合方式。信。6. 试比较同步通信和异步通解：同步通信由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；异步通信不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。8. 为什么说半同步通信同时保留了同步通信和异步通信的特点？解：半同步通信既能像同步通信那 由

9、统一时钟控制，又能像异步通信那 允许传输时间不一致，因此工作效率介于两者之间。*0. 为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫plug and*lay？哪些总线有这一特点？解：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、*CI等；plug and play即插即用，E*SA、*CI等具有此功能。11. 画一个具有双向传输功能的总线逻辑图。解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、方向、使能等控制功能的实现，可参考74LS245等总线缓冲器芯片内部电路。逻辑图如下：（n位）G *1Bn DIRA1*n1*.

10、 设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计：（ 1）设计一个电路，在同一时间实现* *、D B和D C寄存器间的传送；（ 2）设计一个电路，实现下列操作：T*时刻完成D 总线；T*时刻完成总线 A；T2时刻完成A 总线；T3时刻完成总线 B。解：（ 1）采用三态输出的D型寄存器7*L*74做A、B、C、D四个寄存器，其输出可直接挂总线。A、*、C三个寄存器的输入采用同一脉冲打入。注意-OE为电平控制，与打入脉冲间的时间配合关系为：-OE：令：BUSA=BUSB=B*S*=CP；DBUS= -OE；*P：当CP前沿到来时， DA、B、C。现以8位总线

11、为例，设计此电路，如下图示：数据总线D7*0ABUSBUSA1QOE1D*74A*Q BBUS8D1QOE*D37*BB*SB8Q *BUS8DBUS*1Q*E*D374C8Q D*US8*BUSD1QOE1D37*D8Q8D（ 2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：时钟： CLK：节拍电平：Ti：打入脉冲：Pi：图中，脉冲包在电平中，为了留有较多的传送时间，脉冲设置在靠近电平后沿处。节拍、脉冲分配逻辑如下：T0二位格雷码同步计数器G Y0*11/2139Y2AB Y3-T*1-*1*

12、-T*1-T*1&P0T*&P1T*&*2T3&P31CLK节拍、脉冲时序图如下：时钟：CLK：输出： T0：*1：*2：T3：输入： P*：P1：P2：返回目录以 8位总线为例，电路设计如下：（图中，A、B、C、D四个寄存器与数据总线的连接方 同上。）数据总线（*7D0）ABUS*U*8Q8DBUSC1QOE1D1QOE1D*74ABU*A*BUS8Q8DB*B*QOE*D374B37*CDBUS8Q8D*SD1QOE1*374D8Q*D1QOE1D8*373 G*D令：ABUS = -T2D*US = -T0BUS* = P1BUS* = P3=1=1T1 T3 * T2存 储 器第四章4

13、. 说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期 =存取时间 +恢复时间5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为20*ns，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽 = 1/200ns X 32位= 1*0M位/秒 = 2*M*/S = 5M字/秒6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB时

14、，按字节编址的寻址范围就是64K*，则：按字寻址范围 = 6*KX8 / 32=1*K字按字节编址时的主存地址分配图如字地址 HB 字节地址LB下：0* 65528*4 65532 6553215 65533*6 6553*7 655357. 一个容量为16KX32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1KX4位，2KX8位，*KX4位，16KX*位，4KX8位，8KX8位解：地址线和数据线的总和 = 14 + 32 = 46根；各需要的片数为：1KX4：16K*32 / 1KX* = 1*X8 = 128片2KX*：16KX32 / 2K*8

15、 = 8X* = 3*片4KX*：16KX32 / 4KX4 = 4*8 = 32片16KX1：16KX32 / 16KX* = 32片4KX8：16*X32 / *K*8 = 4X4 = 1*片8KX8 16KX32 / 8KX8 = 2X4 = *9. 什么叫刷新？为什么要刷新？说明刷新有几种方 。解：刷新对DRAM定期进行的全部重写过程；刷新原因因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方 有三种集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；分散式：在每个读/写周期之后插入一个刷新周期，无*PU访存死时间；异

16、步式：是集中式和分散式的折衷。*. 半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选 和重合 。线选 ：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合 ：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方 通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11. 画出用1024*4位的存储芯片组成一个容量为64KX*位的存储器逻辑框图。要求 64K分成4个页面，每个页面分1*组，指出共需多少片存储芯片。解：设采用S*AM芯片，总片数 = 64*X8位 / 1024X4位= 64X2 = 128

17、片题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量 =总容量 /页面数= *4KX*位 / 4= 16KX8位；位；组容量 =页面容量 /组数= 16KX8位 / 16 = *KX8组内片数 =组容量 /片容量= 1KX8位 / 1KX4位 = 2片；地址分配：页面号 组号2 4组内地址*0组逻辑图如下：（位扩展）*0-W*-CSi1KX4S*AM1KX81KX4*RAM* 7D 6D 5D4D 3D *D 1D0页面逻辑框图：（字扩展）A10A1*A12A13组译码器4:16-CS0-CS1-CS216KX81*X8（组*）1K*

18、8（组1）1KX8（组2） -CS151KX8（组15）-CEiA90-W* D70存储器逻辑框图：（字扩展）16*X8（页面0）*14A15页面译码器2:4-CE0-CE116KX8（页面1）-CE2*6KX8（页面2）-CE31*KX8（页面*）A130 -WE D7*12. 设有一个64KX8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同 多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数 = 64KX8位= 512K位 = 2 19位；思路：如要满足地址线和数

19、据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。设地址线根数为a，数据线根数为b，则片容量为：* aXb = 2 19；b = 2 *-a；若a = 19，b = 1，总和 = 19+1 = 20；a = 18，b = 2，总和 = 18+2 = 20；a = 17，b = *，总和 = 1*+* = 21；* = 16，b = 8，总和 = 16+8 = *； 由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按 2的幂变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = *根；

20、或地址线 = 18根，数据线 = *根。1*. 某*位微型机地址码为18位，若使用4KX4位的RA*芯片组成模块板结构的存储器，试问：（ 1）该机所允许的最大主存空间是多少？（ 2）若每个模块板为32K*8位，共需几个模块板？（ 3）每个模块板内共有几片RAM芯片？（ 4）共有多少片R*M？（ 5）CPU如何选择各模块板？解：（ 1）2 18 = 2*6*，则该机所允许的最大主存空间是256KX8位（或*56KB）；（ 2）模块板总数 = 256KX8 /32KX8= 8块；（ 3）板内片数 = 32K*8位 / *K*4位= 8X2 = 16片；（ 4）总片数 = 16片X* = 128片；

21、（ 5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分17配如下：板地址 片地址3 3*5 *1* 1*片内地址*214. 设CPU共有16根地址线，8根数据线，并用-MR*Q（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电评为写）。现有下列存储芯片：ROM（2KX8位，4KX4位，8*X8位），*AM（1K*4位，2KX8位，4K*8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CP*和存储芯片的连接图。要求：（ 1）最小4K地址为系统程序区，409*16383地址范围为用户程序区；（ 2）指出选用的存储芯片类型及

22、数量；（ 3）详细画出片选逻辑。解：（ 1）地址空间分配图：040954096819181921228712*8163834K（ROM）4K（*RAM） Y14K（SRAM） Y24K（SRAM） Y3 *0*15=0 A15=1*5535（ 2）选片：ROM：*K*4位：*片；RAM：4KX8位：3片；（ 3）CPU和存储器连接逻辑图及片选逻辑：+5V-MREQA15A14A*3A12CPU*1*0R/-WD30D74CB-G2AG1A -*0-G2B74*3* -Y1（3：8） -Y2-CS04KX4ROM-CS14K*8RA*-Y34KX4ROM-*S2*KX8RAM4KX*RAM-CS

23、315. C*U假设同上题，现有8片8KX8位的*A*芯片与CP*相连，试回答：（ *）用741*8译码器画出*P*与存储芯片的连接图；（ *）写出每片RAM的地址范围；（ 3）如果运行时发现不论往哪片RA*写入数据后，以A00*H为起始地址的存储芯片都有与其相同的数据，分析故障原因。（ *）根据（*）的连接图，若出现地址线A13与*PU断线，并搭接到高电平上， 出现什么后果？解：（ 1）*P*与存储器芯片连接逻辑图：R/-WD7*A120*PU-MREQA13*1*158KX8*RAM8K*8SRAM8*8*RAM8KX8SR*M -CS0-G2A-G2BA B C-CS1-CS2 -CS*

24、74138（3：8）G1+5V（ 2）地址空间分配图：Y0 8KX8 RAM 08191Y1 8*X8 RAM 819216383Y2 8KX8 RAM *638424575Y3 8KX8 RAM 2457632767*4 8KX8 *AM 3276840959Y5 8KX8 *AM 409604*151*6 8KX8 *A* 4915*57343Y7 8KX8 RAM 57344*535（ *）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。可能的情况有：1）该片的-*S端与-WE端

25、错连或短路；2）该片的-CS端与CPU的-MR*Q端错连或短路；3）该片的-CS端与地线错连或短路；在此，假设芯片与译码器本身都是好的。（ 4）如果地址线A13与CPU断线，并搭接到高电平上，出现A13恒为1的情况。此时存储器只能寻址A13=1的地址空间，A13=0的另一半地址空间 永远访问不到。若对A13=0的地址空间进行访问，只能错误地访问到A13=1的对应空间中去。1*. 某机字长*6位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到 8倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：08 M

26、08K19 M*8K210 M28K311 M38K4*25136*4715 M48KM58KM68*M78K存储总线存储管理8体交叉访问时序：单体存取周期返回目录t启动M0：启动M1：启动M2：启动M3：启动M4：启动M5：启动M6：启动M7：由图可知：每隔1/8个存取周期就可在存储总线上获得一个数据。2*. 画出RZ、NRZ、N*Z1、P*、FM写入数字串1011001的写入电流波形图。解：RZ：NRZ：NRZ1：P*：FM：1011*01ttttt24. 以写入*001 0110为例，比较调频制和改进调频制的写电流波形图。解：写电流波形图如下：1 0 * 1 0 1 1*M:MFM:*F

27、M:0tt*10010110频率提高一倍后的MFM制。比较：1）FM和MFM写电流在位周期中心处的变化规则相同；2）M*M制除连续一串0时两个 0周期交界处电流仍变化外，基本取消了位周期起始处的电流变化；3）FM制记录一位二进制代码最多两次磁翻转，MFM制记录一位二进制代码最多一次磁翻转，因此MFM制的记录密度可提高一倍。上图中示出了在MFM制时位周期时间缩短一倍的情况。由图可知，当M*M制记录密度提高一倍时，其写电流频率与F*制的写电流频率相当；4）由于MFM制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据相邻两个位周期的读出信息产生，自同步技术比FM制复杂得多。25. 画出调相制记

28、录011*0010的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。110001I：f：e：T：D：解：00*tttt26. 磁盘组有六片磁盘，每片有两个记录面，存储区域内径22厘米，外径33厘米，道密度为*0道/厘米，内层密度为400位/厘米，转速2400转/分，问：（ 1）共有多少存储面可用？（ 2）共有多少柱面？（ 3）盘组总存储容量是多少？（ 4）数据传输率是多少？有：解：（ *）若去掉两个保护面，则共6 X 2 - 2 = 10个存储面可用；道（ 2）有效存储区域=（33-22）/ 2 = *.5cm柱面数 = 40道/cm X 5.5= 220（ 3）内层道周长=22*

29、=*9.08cm/cmX69.0*cm道容量=400位= 3454B面容量=3*54B X 220道= 759，880B盘组总容量 = 759，8*0* X 10面（ 4）转速 = 2*0*转 / 60秒= 40转/秒数据传输率 = 3454B X 40转/秒= 138，160 */S27. 某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米*道，每道记录信息12 288字节，最小磁道直径为230mm，共有275道，求：（ 1）磁盘存储器的存储容量；（ 2）最高位密度（最小磁道的位密度）和最低位密度；（ *）磁盘数据传输率；（ 4）平均等待时间。解：返回目录（ 1）存储容量 = 2*5

30、道*2 288B/道X4面 = 13 516 8*0B（ 2）最高位密度 = 12 *88B/230p= 1*B/mm = 136位/*m（向下取整）最大磁道直径=230mm+275道/5道 X2= 230mm + 11*mm = *4*mm最低位密度 = 1* 288B / 340p= *1B/mm = 92位 / mm （向下取整）（ 3）磁盘数据传输率= 12 288* X 3*00转/分=12 *88B X 50转/秒=6144*0B/*（ 4）平均等待时间 = 1/50 / * =10ms输入输出系统第五章1. I/O有哪些编址方式？各有何特点？解：常用的*/O编址方式有两种：I/*

31、与内存统一编址和I/O独 编址；特点： I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一的格式，I/O设备和主存占用同一个地址空间，CPU可像访问主存一 访问I/O设备，不需要安排专门的*/*指令。I/O独 编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独 的空间，C*需要通过专门的I/O指令来访问I/O地址空间。6. 字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？解：显示缓冲存储器的作用是支持屏幕扫描时的反复刷新；只读存储器作为字符发生器使用，他起着 字符的ASCII码转换为字形点阵信息的作用。8. 某计算机的I/*设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。若要求每秒钟传送4*0个字符，那么该设备的数据传送速率为多少？解：48010=480*位/秒=480*波特；波特是数据传送速率波特率的单位。10. 什么是*/*接口?为