基于FPGA的帧同步的仿真和设计.docx

1、基于FPGA的帧同步的仿真和设计Tianjin University of Technology and Education毕 业 论 文专 业： 电气技术教育 班级学号： 0201 36 学生姓名： 童萌 指导教师： 李韶远 讲师 二七 年 六 月天津工程师范学院本科生毕业论文基于FPGA的帧同步的仿真和设计The simulation and design with FPGA for the framers synchronization专业班级：电气0201学生姓名：童萌指导教师：李韶远 讲师系 别：自动化工程系2007 年 6 月摘 要随着网络的普及和发展，对数据的传输标准也在随之不断

2、的提高。这就在数据的控制问题上提出了更大的要求。在数字信号中，数据一般都是以帧结构存在的，各个时隙的位置可以根据帧定界信号加以识别。因此在数字通信网中，帧同步是同步复接中最重要的部分，它包括帧同步码的产生和帧同步码的识别。文中介绍了二分查找法的工作原理及帧同步的实现过程。在研究运算规则的同时,根据国际光互联论坛制定的甚短距离光传输标准对三种不同的查找方案进行了比较,最终选择二分查找法作为实践对象。其中，基本结构设计上采用了六级并行计算模式，再根据具体步骤制定帧同步的流程图，并以Altera公司开发的EDA工具QuartusII作为编译、仿真平台，完成了帧同步的硬件语言描述，从而达到了对数据结构

3、中帧定界的查找目的。通过对仿真测试和对输出波形的理论分析，证明程序工作正常、方法行之有效，可以满足相关标准及使用要求，并在速度、准确率体现了二分查找算法的优越性。 关键字：帧定界；帧同步码；FPGA；甚短距离光传输ABSTRACTAlong with the universality and developments of the network, the datas delivering standards was also in the immediately continuous exaltation. This put forward the greater request on th

4、e control problem of the data. In digital signal, the data invariably existed with the structure of framer, and the each position of the time partition could be located with framer Delimitation. Therefore, in the digital connecting system, the framers synchronization was the most important part, and

5、 it included the creation and identification of the framers synchronization code.The essay introduces working principle of the seeking law and the realization of frame synchronization. When research operation is regular, with the standard of very short reach which is made by optical international fo

6、rum to compare the three different seeking schemes, eventually select the dividing-seeking is practice object. In which, on basic structural design has adopted 6 level parallel calculations pattern, establish the flow chart of frame synchronization again according to specific step, and with the EDA

7、tool of Altera companys development Quartus II action compile and emulate platform, have completed the hardware language of framer synchronization describe, so have reached the delimiter seeking purpose in data structure. Through the emulation test and the theoretical analysis for export waveform, p

8、roof program work is normal , has effective method , can satisfy relative standard and use to ask , and has embodied the voluntarily optimize function in the process.Key words: framer Delimitation；the framers synchronization code；FPGA；VSR英文资料及中文翻译1 绪论1.1 SDH与帧同步概述 1986年CCITT（现在的ITU-T）以美国的同步光网络（SONET

9、）为基础开始制定SDH标准。此后陆续通过了一系列关于SDH的建议，到目前为止已形成了一个完整的全球统一的光纤数字通信标准。 SDH传输网具有以下优点： （1）全球通用的光接口标准； （2）一次到位的同步复用方式使传输系统的硬件品种、数量减少； （3）可以简单地升级到更高的速率等级； （4）有丰富的开销可供网络管理使用，具有强有力的标准化网管功能； （5）具有承载诸如ATM（异步传输模式）的能力。SDH/SONET被定义为一些由SDH/SONET网络部件组成的网络。这些形成同步的数字传输、复接、分接和互联。已有全球通用的网络节点接（NNI），从而简化了信号的互通以及信号的传输、复用、交叉连接和交

10、换过程。同时已有一套标准化的信息结构等级即同步传输模块STM，并具有一种块状帧结构，安排了丰富的开销比特用于网络的运行、管理和维护;基本的网络部件有终端复用器（TM）、分插复用器（ADM）和同步数字交叉连接设备（CSDXC）等，其功能各异，但都有统一的光接口,能够在基本光缆上实现横向兼容，允许不止一家设备在光路上互通；已有一套特殊的复用结构，允许PDH和SDH等信号都能进入其帧结构，因而具有广泛的适应性；大量采用软件进行网络配置和控制，使得新功能和新特性的增加比较方便，适应将来的不断发展。随着Internet和SDH/SONET的不断发展，使得越来越多的采用光互联的电信设备放置于同一大楼甚至同

11、一机房内，在这些短距离光互联采用标准SDH/SONET接口器件成本较高，局域网内短距离采用甚短距离光互联系统（VSR）将大大降低成本。VSR-4是OIF（Optical Internetworking Forum光互连论坛）制定的一套协议。这种VSR接口使用OC-192速率和格式，速率为10Gbit/s与长距离接口不同，这种应用不需要一定使用OC-192信号在网络组件间串行传输，而可以把信号映射到一些并行通道里传输（在数根光纤或者单根多模光纤上传输），同时一也可以使用多种光纤和波长。OIF在研究了多种可能的接口后，制定了4种OC-192 VSR协议标准。VSR采用SDH/SONET 帧的接口，

12、用并行光技术来取代昂贵的串行互联，使业务提供者可以低成本有效地解决客户在入网点内部传送STM-64/OC-192帧格式数据。VSR传输设备用由12只850nm垂直腔面发射激光器（VCSEL）组成的激光器阵来代替传统的串行单激光器接口传输10Gbit/s数据。同步是通信系统中一个重要的实际问题。数字通信中的消息数字流总是用若干码元组成一个“字”，又用若干“字”组成一“句”。因此，在接收这些数字流时，必须知道这些“字”、“句”的起止时刻，在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列，称为“字”同步和“句”同步，统称为帧同步或群同步。可以说，在同步通信系统中，“同步”是进行信息传输的前提

13、，这就要求同步系统应有高的可靠性。为了更加有效地利用信道，将低速数据合成一路高速数据传输，为了保证接收端能和发送端一致，必须有一个帧同步系统以实现发送端和接收端的帧同步。实现帧同步的基本方法是在发送端循环地插入帧同步码组，接收端通过检测该帧同步码组以达到帧同步。帧同步系统是由发送端的帧同步码组产生电路和插入电路以及接收端的帧同步电路所组成，而帧同步电路的结构对同步性能的影响是主要的。1.2 FPGA现状与发展过去，通常使用电路原理图来实现群同步算法，如：逐比特移位法和预置启动搜索法，设计都较复杂，要求设计者有丰富的硬件电路设计经验，要很熟悉器件的结构及功能，设计时间较长，维护工作也很困难。本文

14、使用Verilog HDL语言编写程序代码，经过综合、仿真和优化等过程，最终将产生的门级网络表用开发工具自动写入到芯片中，以代替传统原理图来实现群同步算法，主要原因有：Verilog HDL具有强大的语言结构，是一种集设计、模拟、综合为一体的标准硬件描述语言，设计灵活，可以用模拟器来验证程序的功能和时序的正确性；不要求设计者非常熟悉器件的内部结构，使得设计者可以集中精力从事设计构思；Verilog HDL程序可读性较好，可以在各EDA平台上运行，具有良好的可移植性和维护性；Verilog HDL的设计可以与工艺无关。FPGA/CPLD是20世纪90年代发展起来的大规模可编程逻辑器件，随着EDA

15、技术和微电子技术的进步，FPGA的时钟延迟可达到ns级，结合其并行工作方式，在超高速、实时测控方面有非常广阔的应用前景；并且FPGA具有高集成度、高可靠性，几乎可以将整个设计系统下载于同一芯片中，实现所谓片上系统，从而大大缩小其体积，因此以FPGA/CPLD为代表的可编程逻辑器件受到了世界范围内广大电子设计工程师的普遍欢迎，应用日益广泛。在国外，FPGA的技术发展与应用已达到相当高的程度；在国内，FPGA技术发展十分迅速，然而与国外相比还存存较大的差距。此外，传统的数字设计一般采用积木式方法进行，即由器件搭成电路板，由电路板达成数字系统常用的积木块是固定功能的标准集成电路，设计者需要根据需要选

16、择合适的器件，再由期间组成电路板最终完成设计。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。采用可编程逻辑器件通过对器件内部的设计来实现系统功能，是一种基于芯片的设计方法。设计者可以根据需要定义器件的内部逻辑和引出端。将电路板大部分的设计工作放在对逻辑器件的设计中进行，通过对芯片设计来完成数字系统的逻辑功能。灵活的内部功能块组合、引出端定义等，可大大减少电路设计和电路板设计的工作量和难度，有效的增强设计的灵活性，提高生产效率。基于芯片的设计方法可以减少芯片的数量，缩小系统体积，降低能源消耗，提高系统性能和可靠性。1.3 论文内容介绍第一章 引言部分：从课题背景出发，介绍

17、帧同步技术的发展趋势及总体研究过程和规划；第二章 介绍帧结构以及实际应用当中的数据传输方案以及与帧的关系。由浅入深的引入帧同步的概念，并结合其原理简要介绍一些数据传输与接收方面的工作特点。硬件以及硬件描述语言（Verilog HDL）；第三章 着重介绍帧同步的查找方案，对不同方案进行比对，从优而择，确定论文的研究方向。介绍与其相关的硬件电路结构知识。第四章 简要介绍设计多许的硬件设备和软件环境，从分段的角度出发，结合模块化的语言描述从不同侧面剖析二分法原理的实现过程，演示比对仿真结果。第五章 对本次设计的结论及展望。比较基于原理算法所设计的程序的优缺点。2 帧同步2.1 引言在数字网络中，为了

18、扩大传输容量，提高信道利用率，常常需要把若干个低速数字信号合并成一个高速数字信号，然后通过高速信道传输，数字复接就是实现这种数字信号合并的专门技术。数字复接把低速数字信号合并为高速信号；相反，在接收端，要用分接器把发送端数字信号分解为原来的支路数字信号。为保证分接器的帧状态相对于复接器的帧状态能获得并保持相位关系，以便正确地实施分接，在合路数字信号中还必须循环插入帧定位信号，因此在合路数字信号中，也就存在以帧为单位的结构，各个数字时隙的位置可以根据帧定位信号加以识别。因此在数字通信网中，帧同步是同步复接设备中最重要的部分，它包括帧同步码的产生和帧同步码的识别，其中接收端的帧同步识别电路的结构对

19、同步性能的影响是主要的因素。2.2 帧数据结构VSR4-01.0接口的性能目标是利用基于850nm的VCSEL的并行光收发技术，通过300m长的多模带状光纤实现OC-192帧结构数据（见图2-l）的双向传输。因为采用并行收发技术，所以，必须定义OC-192帧映射到并行发送通道以及在并行接收端重组OC-192帧的方法，使VSF4-01.0接口获得实际应用并实现不同厂商之间产品的互联互通。图2-l OC-192帧结构数据2.3数据传送2.3.1 发送方向的数据传送发送方向功能框图见图2-2。来自OC-192成帧器的16路622Mbit/s数据是字节对准的，它们与622MHz时钟同步，传送的12路1

20、.244Gbit/s高速数据也与622MHz时钟信号同步。图2-2 发送方向数据加工流程图2.3.2 接收方向的数据传送在接收方向（见图2-3），来自12个并行光纤的光信号被并行光接收模块转换为1.244Gbit/s的电信号进入转换集成电路的接收部分，它从每个通道的1.244Gbit/s数据流中恢复出各自的时钟并进行1：10串并转换，经帧同步后，对12路并行数据流进行8B10B 解码，并利用每个数据流中的帧定界符进行帧对齐，即去除通道间经传输后造成的延时差别（接收部分通道间延时差别容忍度不小于80ns）。转换集成电路使用一个算法找出帧定界符，10个数据通道的帧定界符被A1字节覆盖，恢复成原来的

21、OC-192帧。转换集成电路最后把数据通道重组为16路622Mbit/s的并行数据。图2-3 接收方向数据加工流程图2.3.3 OC-192帧至数据通道映射输入的16路622Mbit/s数据经过帧定位和字节分接后分配到10个数据通道（如图2-4所示）。OC-192帧的第一个A1字节（AI, A2为帧同步码字）必须在通道1传输，后续字节顺序分配在余下的数据通道中。OC-192成帧器提供的622MHz时钟信号用于产生1.244GHz时钟信号，送给并/串转换电路。图2-4 OC-192成帧器适配到数据通道2.4 VSR帧同步在数字通信系统中，同步具有相当重要的地位，系统能否有效、可靠地工作，在很大程

22、度上取决于是否有良好的同步系统。所谓帧同步就是指收方应当从收到的比特流中准确的区分帧的起始与终止，即是使收、发两端的各路时隙脉冲相对应并保持一致 , 从而保证各路数据进行正确地传输和接收,不致发生收发通路间的混乱。帧同步可采用同步码组插入/检测、弹性缓冲器的方法来实现。帧同步必须以频率同步为前提, 只有在频率取得同步的情况下才能实现帧同步。在多路复用技术中，帧同步的作用是使在接收端的时隙脉冲排列规律和接收到的数据流中的时序排列规律一致，以保证正确无误地进行分路。一般通信系统设计中，同步单元电路大多以标准逻辑门设计为主，电路具有体积大，功耗大，可靠性低等缺点。而可编程器件的广泛应用，为数字系统的

23、设计带来了极大的灵活性。由于可编程逻辑器件可以通过软件编程对硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样快捷方便。当今高速发展的FPGA/CPLD兼有串、并行工作方式和高速、高可靠性的特点，并可以结合具有强大的行为描述能力和丰富的仿真语句的VHDL语言进行描述，使其在电子系统设计中得到广泛的应用。本文给出了一种由全数字电路构成的帧同步电路，并且采用FPGA技术，实现了帧同步电路的数字化、集成化帧同步器工作原理。 由于传输媒体的并行特性，每个数据通道到达接收端时可能会有不同的传输时延，为在接收端进行12个通道的帧同步和数据对齐，需要插入帧定界符。通道1-10的前三个A1字节和

24、检错、纠错通道相应位置的数据应该用二个8B10B特殊码字覆盖（表2-1），通道1-6和通道7-12帧定界符不一样，使接收端可以识别通道顺序，第一个Al字节由K28.5覆盖，第二个A1字节由D3.1（通道I-6）或D21.2（通道7-12）覆盖，第二个A1字节由K28.5覆盖。 表2-1 帧定界符中的8B/10B码字码字名称16进制值RD+RD-abcdei fghjabcdei fghjK28.5BC001111 1010110000 0101D3.1（Ch.1-6）23110001 1001110001 1001D21.2（Ch.7-12）23101010 0101101010 01013

25、算法原理3.1 引言 发送方向集成电路用于将QC-192成帧器的输出数据进行通道映射与重组，转换成适合于并行传输的数据流。其总体功能与模块划分在前两章中分别有所描述。本章详细讨论了转换集成电路发送方向上OC-192帧同步模块、延时存储和检错，并对部分模块的电路结构和设计参数选择进行了讨论和优化。3.2 OC-192帧同步模块功能描述 从SDH测试仪发送的OC-192帧结构数据经10Gbit/s Transponder光模块串并转换成16路622Mbit/s数据送给转换集成电路。此时，SDH帧首比特不能保证出现在16比特数据的最高位（MSB），而是随机等概率的出现在16比特中的任意一位。同理，经

26、过FPGA 的1:10串并的数据，SDH帧首比特等概率的出现在160比特数据的任意一位。这就要求发送方向FPGA中必须包含一个帧同步电路功能模块，它能够搜索数据流中SDH帧同步字符，使帧的首比特出现在160比特数据的最高位，使数据对齐，并给出帧同步信号，指示帧头的位置。3.3 帧对齐方案3.3.1 常见帧对齐方案概要（1）由简单并行帧对齐电路构成的帧对齐方案对于OC-192速率等级，首先经串并转换将串行数据扩展为160位并行数据，然后采用159位宽数据寄存器寄存上一周期的数据，并和当前周期的160位数据同时输出，得到一个319位宽的数据，这样每一时钟周期都有近一半的数据是和上一周期相重复的。接

27、下来搜索SDH帧同步字符的位置。方法是采用159个20位比较器与帧同步字符比较，当帧同步字符与待比较数据相等的时候，该比较器给出指示信号，表示找到了帧同步字符在160位数据中的位置。随后的159-8编码器锁存该位置信号并输出8位二进制编码的位置指示信号给通道选择器。通道选择器根据同步码组的具体位置从319位的数据中选择出需要的对齐帧数据。该方案理论上对高、低速率均适用。但对于OC-192这样的高速数据流，如果采用FPGA实现，需要使用159个20位比较器（码组和比较器位数的选择在后面有讨论）和一个319:160选择器（功能见表3-1）。此种选择器不仅电路规模较大，而且延时太大，其延时和电路规模

28、随控制码最大值的增加而增大。经仿真延时超过一个时钟周期（指10GHz1/60=62.2MHz时钟），不能满足电路实现需要。表3-1 319：160选择器功能表输入数据DATA_IN控制码输出数据DATA_OUTD_IN318:00D_OUT= D_IN159:01D_OUT= D_IN160:12D_OUT= D_IN161:2D_OUT= D_IN318:0159D_OUT= D_IN318:159（2）基于字节比较的帧对齐方案 先利用AlA2（A1为11110110、A2为00101000）的7种不同位置将160位的数据按字节的边界对齐，然后再利用AlA2的交界来判定帧头的正确位置。由于在

29、OC-192帧结构中有192个A1，按16位的并行数据计算，在一帧数据到来的时候，将有至少8个周期的数据全是A1。虽然，一帧中的首比特可能出现在160位数据的任意一位，但随后8个周期数据（全是有可能没对齐的A1）的任意8位一定是11110110，11101101，11011011.01111011等7种排列中的一种。因此可以任选160位数据上的某一位置，用7个比较器找出A1的位置，然后根据位置信息利用167:160数据选择器（控制码值域:0-6）使输入的数据在每个字节的边界上对齐。接下来再对160位字节对齐的数据进行处理，判断每个字节的数据是A1还是A2。因为如果某一周期数据是AIA2交界时，

30、前一周期的数据必定全是A1，本周期的数据高位是A1、低位是A2。这样可以利用比较得到的A1A2交界的位置和帧对齐情况下AlA2交界的位置的对比来控制312:160选择器（控制码值域：0-19），从而得到正确的重排数据。对这一方法的简单改进是在字节对齐的模块中，将167:160数据选择器用一个3位的计数器来控制，每次选择某一通道输出，而将A1的比较器放在数据选择器后面。当比较器发现某一种通道选择正好是A1对齐的情况时就锁住通道选择的计数器。这一改进省去了6个比较器。（3）基于二分查找的帧对齐方案 改进的字节对齐方法虽然已经能够适应大部分的应用需要，但是仍有改进的余地。为了进一步提高速度，减少资源

31、消耗，本文提出了一种基于二分查找的帧对齐方法。该方法的核心思想是，将输入的数据流看成是一个待查找的数组，而帧定位符就是待查找的数据。由于对于排序数组的最快查找方法是二分查找法，故这里将二分查找的思想应用于数字逻辑电路中，得到了优化的帧搜索对齐方法。这样，每次对齐只需经过一个二选一的选择器，系统由以2为底的N的对数级选择器构成，虽然总的级数增加了，但电路结构却变得简单了。 二分查找法是建立在己排序的数组基础上，故形成排序的数组是该电路的一个关键部分，排序的数组采用一个简单的并行异或结构来实现。由于在OC-192帧结构中，有192个连续的A1和A2，所以在160位的数据位宽下应该至少有持续8个周期

32、是同样的数据，这样前一个周期的值和后一个周期的值异或的结果必定是全0；而一旦有A2出现的周期到来，异或的结果就不是全0，其中第一个1的位置就代表了A1A2的交界。因为数据位宽是8的整数倍，所以尽管160位的数据中A1不一定是按字节对准的，但在前后两个周期相异或的时候，如果两个周期数据都是A1，则异或的结果必定全是0。（不考虑误码的影响）。图3-1给出了一种A1不是字节对准的情况，第二个周期是A1和A2的混合，则异或以后数据就是。0000_ 11011110_ 11011110，其中第一个1的位置就代表了A1和A2的交界。第一周期：10110111 10110111 10110111 10110111第二周期：10110111 10110001 01000001 01000001异或结果：00000000 000