实验四 集成计数器及其应用DOC.docx

1、实验四 集成计数器及其应用DOC实验四 集成计数器及其应用实验性质：设计性一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用。掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中

2、的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。一些常用的计数器如表4-4-1所示。表4-4-1序号名称型号说明1十进制同步计数器74LS160同步预置、异步清零2四位二进制同步计数器74LS161同步预置、异步清零3十进制同步计数器74LS162同步预置、同步清零4四位二进制同步计数器

3、74LS163同步预置、同步清零5十进制同步加/减计数器74LS190异步置数、无清零端、单时钟输入74LS192异步置数、异步清零、双时钟输入6四位二进制同步加/减计数器74LS191异步置数、无清零端、单时钟输入74LS193异步置数、异步清零、双时钟输入7异步二五十进制计数器74LS290异步清零、异步置9 下面我们以74LS160、74LS161、74LS190、74LS193、74LS290为例，介绍计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。1. 四位二进制同步计数器74LS161其功能见表4-4-2所示,计数范围015。表4-4-2 输入 输出 功能 C

4、TP CTT CP D0 D1 D2 D3Q0 Q1 Q2 Q30 x x x x x x x x1 0 x x d0 d1 d2 d31 0 0 0d0 d1 d2 d3异步清零同步预置1 1 1 1 x x x x加计数1 1 0 x x x x x x保持禁止计数 1 1 x 0 x x x x x保持禁止计数CP:时钟输入端，上升沿有效；Q0Q3：计数器输出端；CO:进位输出端；D0D3:并行数据输入端；CTT,CTP:计数控制端；:同步并行置入控制端，低电平有效；:异步清除输入端，低电平有效。该器件具有异步清零、同步预置数功能。当=0时，计数器清零，Q3Q2Q1Q0=0000，与CP

5、无关；当=1、=0时，在CP脉冲上升沿的作用下，D3D0输入的数据d3 d2 d1 d0被置入计数器，即Q3Q2Q1Q0=d3 d2 d1 d0.进位输出CO= Q3Q2Q1Q0。当CTT=CTP=1时，在CP脉冲上升沿作用下进行加计数。而在CTT和CTP中有低电平时，计数器保持原状态不变。因此，利用CTT、CTP和CO可级联成多级计数器。当计到最大数15时（Q3Q2Q1Q0=1111），CO=1,而小于15时，CO=0，所以CO可作后级计数器CTT、CTP端的控制信号，从而实现多级计数器间的级联。下面介绍几个用74LS161构成N 进制计数器的方法。利用异步清零功能构成N进制计数器利用异步清

6、零功能构成N进制计数器时，当计到N个CP脉冲时，将Q0Q3中的高电平通过与非门将输出的低电平加到异步清零端上，使计数器回到初始的O状态，从而实现了N进制。这时并行数据输入端D0D3可接任意数据。用74LS161构成的十一进制计数器，其电路如图4-4-1所示。 图4-4-1 反馈清零法利用同步预置功能构成N进制计数器 利用同步预置功能构成N进制计数器时，并行数据输入端D0D3应接计数起始数据。通常从0开始计数，这时D0D3应接低电平。当计到(N-1)个CP脉冲时，将Q0Q3中的高电平通过与非门将输出的低电平加到同步置入控制端上，这样当输入第N个CP脉冲时，计数器将被置数到0，回到初始的计数状态，

7、从而实现了N进制计数。用74LS161构成的十一进制计数器，其电路如图4-4-2所示。 图4-4-2 置数归零法还可以用预置补数法构成N进制计数器。电路连接方式见图4-4-3所示（两电路功能相同）。此电路的工作状态为515。预置端D3D2D1D0 =0101，输出端Q3Q2Q1Q0=1111（此时CO=1）。这样，计数器从5开始计数，到15后回到5。由于74LS161为16进制，对模N计数器可利用预置（16-N）的方法实现。也可利用015中任一段11个状态来实现模11，如212，414等。 图4-4-3 预置补数法计数器位数的扩展74LS161为M16加计数器，要实现模数大于16计数器，可将多

8、片74LS161级联，进行扩展。图4-4-4为构成M166的同步加计数器的逻辑电路图。166的最大状态为165，二进制数为10100101，需两片74LS161。两片的CP端连在一起，接成同步状态；片(1)的进位输出CO端接片(2)的CTT、CTP ，保证片(1)的Q3Q2Q1Q0由1111回到0000时，片(2)加1。就是说，片(1)每个CP脉冲进行加一计数，片(2)每第16个CP脉冲进行加一计数。最后，在输出Q7Q6Q5Q4Q3Q2Q1Q0=10100101时，由两片的端回到0。 图4-4-4 74LS161构成M166同步加计数器 上图是利用同步预置功能实现的位数扩展，也可以用异步清零功

9、能实现该电路，只不过是输出的二进制数加1而已。2.十进制同步加法计数器74LS16074LS160的功能同表4-4-2所示，它与74LS161的功能完全相同，但它是十进制计数器，当计数状态计到1001时，即产生进位输出，并重新由0000开始计数，计数范围09。用74LS160构成N进制计数器的方法可参见74LS161的设计方法，在这里就不再赘述。图4-4-5为用两片74LS160构成60进制计数器的电路图，初态为0000。 图4-4-5 74LS160构成60进制计数器3.十进制同步加/减计数器74LS19274LS192是具有异步清零、异步预置功能的双时钟十进制同步加/减计数器。引脚排列如图

10、4-4-6所示。功能见表4-4-3所示。表4-4-3 输入 输出 功能 CR CPU CPD D0 D1 D2 D3Q0 Q1 Q2 Q32 x x x x x x x0 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置0 1 1 x x x x加计数0 1 1 x x x x减计数0 1 1 1 x x x x保持禁止计数 图4-4-6 74LS192引脚图CR：异步清零端，高电平有效；：异步并行置入控制端，低电平有效；CPu加计数时钟输入端，上升沿有效；CPD减计数时钟输入端，上升沿有效； 借位输出端，低电平有效； 进位输出端，低电平有效；Q0Q3：计

11、数器输出端；D0、D1、D2、D3：并行数据输入端。当CR=1时，计数器清零（称为异步清零），与CPD、CPu无关；CR=0，只要=0时，D0D3端输入的数据d0d3就被置入计数器，Q0Q1Q2Q3= d0d1d2d3。当CR=0， =1时，执行计数功能。若CPD=1，由CPu端输入计数脉冲时，进行加计数；CPu=1，由CPD端输入计数脉冲时，进行减计数；CPu=CPD=1时，计数器保持原状态不变。当加计数到最大数9 （Q0Q1Q2Q3=1001）时，CPu脉冲下降沿使端变为低电平。如再输入一个CPu脉冲的上升沿时，端又变为高电平，输出上升沿的进位信号。当减计数到0000时，端变为低电平，如再

12、输入一个CPD脉冲上升沿时，端也会输出一个上升沿的借位信号，同时计数器回到最大数。计数器级联时，需将、依次和后级计数器的 CPu、 CPD相连。 下面介绍用74LS192构成N 进制计数器的方法。利用异步清零功能构成N进制计数器利用异步清零功能构成N进制计数器时，当计到N个CP脉冲时，将输出Q1Q4中为高电平的信号，通过与门加到CR端上，使计数器回到初始0的状态，从而实现N进制计数器。图4-4-7为74LS192构成六进制加计数器。 图4-4-7 74LS192构成六进制加计数器利用异步预置数功能构成N进制计数器利用异步预置数功能构成N进制计数器时，当计到N个CP脉冲时，将输出Q1Q4中为高电

13、平的信号，通过与非门加到端上，使计数器回到初始计数状态，从而实现N进制计数器。应当指出，这时D0D1D2D3应接计数器起始数据，通常接入低电平0。4-4-8为74LS192构成六进制加计数器。 图4-4-8 74LS192构成六进制加计数器多级计数器的串行级联 将低位计数器的进位输出、借位输出分别和高位计数器的加计数时钟端CPu、减计数时钟端CPD相连。D0D3接计数起始数据。 当进行加计数时，应取CPD=1，由CPu端输入计数脉冲。当计到最大数（1001）时，如再输入一个计数脉冲，则本位计数器回到0，同时端向高位送出进位脉冲，使高位加1。当进行减计数时，应取CPu=1，由CPD端输入计数脉冲

14、，当减到0000时，如再输入一个减计数脉冲，计数器变为最大值。同时端送出一个借位脉冲，使高位减1。图4-4-9所示为100进制加/减计数器，D0D3可接任意数据。如进行减计数时，通常取D3D20D1D0=0000。 图4-4-9 74LS192级联成100进制加/减计数器计数器级联成60进制减计数器个位计数器取D3D20D1D0=0000，十位计数器取D3D20D1D0=0110.减计数脉冲由个位的CPD输入，借位输出端和十位6计数器的CPD相连，并将其和相连，便构成60进制减计数器。电路如图4-4-10所示。 图4-4-10 74LS192级联成60进制减计数器 4.4位二进制同步加/减计数器74LS193 74LS193是具有异步清零和异步预置功能的双时钟4位二进制同步加/减计数器。功能见表4-4-3所示。用法可参考74LS192,。5. 异步二-五-十进制计数器74LS290 该器件是具有异步清零和异步置9功能的二-五-十进制计数器。功能见表4-4-4所示。表4-4-4 输入 输出 功能R0A R0B S9A S9B CP（CP0 、CP1）Q0 Q1 Q2 Q31 1 0 x x1 1 x 0 xx x 1 1 x0 0 0 00 0 0 01 0 0 1异步清零异步清零异步置9x 0 x 0 0 x 0 x 0 x x 0