基于FPGA的数字时钟设计设计.docx

1、基于FPGA的数字时钟设计设计基于FPGA的数字时钟设计设计 设计（论文）题目：基于FPGA的数字时钟设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于收集、保存、使用毕业设计（论文）

2、的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名： 日期： 年 月 日学位论文版

3、权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名： 日期： 年 月 日导师签名： 日期： 年 月 日摘 要随着科学技术的飞速发展，系统向着高速度、低功耗、低电压和网络化、移动化方向发展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系

4、统和设备的升级。Verilog HDL是一种应用广泛的硬件描述语言，可用于从算法级、门级到开关级的多种抽象层次的数字系统设计。Verilog HDL语言最大的特点就是易学易用，通过学习和使用，可以在短时间内掌握该语言。另外该语言的功能强大，可以满足各个层次设计人员的需要，从高层的系统描述到底层的版图设计，都能很好地支持。本文就是用Verilog HDL语言来描述一个基于FPGA的多功能数字时钟的设计。该数字时钟具备准确计时,时间校准, 定时闹钟, 报时, 数字跑表等功能。本文首先介绍了FPGA方面的基础知识，然后介绍了多功能数字时钟的设计以及源代码开发过程。源代码首先在Xilinx ISE11

5、软件上进行仿真、综合，通过后下载到Aquila系列开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。【关键词】FPGA 数字时钟 Verilog HDLABSTRACTWith the rapid development of science and technology, the system toward the high speed, low power consumption, low voltage and networking, mobility management, various areas on the circuit requirements get

6、 higher, traditional single-function of the circuit is very hard to meet development requirements, and programmable logic devices (CPLD/FPGA) can be easily passed on the logical structure of modification and configuration, the system and equipment upgrades.Verilog HDL is a widespread use of the hard

7、ware description language can be used from the algorithm level, gate-level to switch-level of the various abstraction levels of system design. Verilog HDL greatest feature is easy to use, learn and use, in a short period of time can master the language. Meanwhile, the language of the powerful, all l

8、evels designed to meet the needs of the staff, The system from the top to bottom describing the layout, can better support. This paper is using Verilog HDL language to describe the design of an FPGA-based multifunctional digital timer. This timer has the function of accurate time clock, time calibra

9、tion, regular alarm clock, timer, digital stopwatch and so on. This paper first introduces the basic knowledge of the FPGA, then introduces the design of the multifunctional digital clock and the development of the source code. After the simulation、synthesis on Xilinx ISE11 software, the source code

10、 downloads to the Aqulia development box, test results on the FPGA devices shows that all of the above functions are correct and stable.【Key words】FPGA Digital Clock Verilog HDL前 言现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设

11、计自动化（electronic design automatic,EDA）技术。本设计采用的Verilog HDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或

12、数字键按下的时候，系统应该完成该键所设置的功能。因此，键信息输入是与软件结构密切相关的过程。根据键盘的结构不同，采用不同的编码方法。但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。第一章 数字时钟概述数字时钟在我们生活中其中非常重要的作用，了解数字时钟目前的发展状况是必需的，对于数字时钟的研究也是非常

13、有必要的。本章还讲述数字时钟的原理和基本的功能要求。第一节 数字时钟系统及其发展近年来，随着电子产品的发展，人们对数字时钟的要求越来越高，对人们的这一需求，用基于FPGA设计的智数字时钟，功能强大，界面友好，更好的满足了人们对它的要求。 现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字

14、化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。FPGA在多功能数字钟中的应用已是非常普遍的，人们对数字钟的功能及工作顺序都非常熟悉。但是却很少知道它的内部结构以及工作原理。由FPGA作为数字钟的核心控制器，可以通过它的时钟信号进行计时实现计时功能，将其时间数据经控制输出，利用显示器显示出来。通过键盘可以进行定时、校时功能。输出设备显示器可以用液晶显示技术和数码管显示技术。第二节 FPGA数字时钟的研究现状一、课题相关技术的发展当今电子

15、产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。美国Xilinx公司的可编程逻辑器件采用全新的结构和先进的技术，加上ISE开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的开发和设计。EDA技术，技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表达方式，以计算机、大规模可编程逻辑器件的开发软件

16、及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译，逻辑化简，逻辑分割，逻辑映射，编程下载等工作。最终形成集成电子系统或专用集成芯片的一门新技术。本设计利用Verilog HDL硬件描述语言结合可编程逻辑器件进行的，并通过数码管动态显示计时结果。数字钟可以由各种技术实现，如单片机等.利用可编程逻辑器件具有其他方式没有的特点，它具有易学，方便，新颖，有趣，直观，设计与实验项目成功率高，理论与实践结合紧密，体积小，容量大，I/O口丰富，易编程和加密等特点，并且它还具有开放的界面，丰富的设计库，模块化的工具以及LPM定制等优良性能，应用非常方便。因此，本设计采用可编程逻辑