简单运算器数据通路课案.docx

1、简单运算器数据通路课案编 号：B04911053学 号： 201540410126 课 程 设 计教 学 院计算机学院课程名称计算机组成原理课程设计题 目简单运算器数据通路专 业计算机科学与技术班 级15级计算机科学与技术（一）班姓 名甘全中同组人员严达贵、徐金波、高继续、杜昌豪指导教师张玲、祁文青2016年12月23日 课程设计任务书 20162017学年第 1 学期学生姓名： 甘全中 专业班级：15级计算机科学与技术（一）班 指导教师： 张 玲、祁文青 工作部门： 计算机学院 一、课程设计题目 简单运算器数据通路的设计二、课程设计内容1利用QUARTUS软件设计一个8位简单运算器数据通路。

2、2. 运算器可实现两个8位二进制数的加法、减法、传送运算三种运算。3. 包括R1、R2、R3三个通用寄存器和DR。4. 数据有IN输入，经过运算后结果写入某寄存器中。同时将结果显示在数码管上。总体框图参考下图：三、进度安排前半周，课题讲解，布置任务，分析、讨论、进行各子模块的设计设计后半周，完成各模块联调，进行测试，成果验收，进行答辩四、基本要求1.能够熟练掌握计算机中ALU模块的工作原理以及寄存器输入输出控制原理；2.掌握硬件描述语言VHDL及原理图设计方法；3.熟练掌握Quartus II软件平台；4.各小组按模块分工，每人独立完成自己负责的模块；5.独立撰写符合要求的课程设计报告。目 录

3、一 概述 11.1课程设计的目的 11.2课程设计的要求 1二 总体方案设计 22.1简单运算器数据通路总体框架 22.2 EDA技术及QUARTUS II软件介绍 22.3 寄存器 32.4数据选择器 32.5算术逻辑运算单元（ALU） 42.6显示译码器 4三 详细设计 53.1寄存器设计 53.2数据选择器设计 63.3 ALU设计 73.4显示译码器设计 93.5简单运算器数据通路设计 10四 程序的调试与运行结果说明 114.1 8位寄存器的仿真 114.2 数据选择器的仿真 114.3 ALU的仿真 124.4 显示译码器的仿真 134.5 数据通路的仿真 13五 课程设计总结 1

4、5参考文献 16 一 概述1.1课程设计的目的1理解和掌握该课程中的有关基本概念，程序设计思想和方法。2培养综合运用所学知识独立完成课题的能力。3培养勇于探索、严谨推理、实事求是、有错必改，用实践来检验理论，全方位考虑问题等科学技术人员应具有的素质。4掌握从资料文献、科学实验中获得知识的能力，提高学生从别人经验中找到解决问题的新途径的悟性，初步培养工程意识和创新能力。5. 计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。6. 通过对知识的综合运用，加深对计算机系统各模块的工作原理及

5、相互联系的认识，建立计算机整机概念。对计算机的基本组成、部件的设计、部件间的连接、微程序控制器的设计、微指令和微程序的编制与调试等过程有更深的了解,加深对理论课程的理解。锻炼学生的独立思考和动手能力。 1.2课程设计的要求根据理论课程所学的知识，设计出简单运算器数据通路系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当器件，完成简单运算器数据通路的设计，具体要求如下：1.能够熟练掌握计算机中ALU模块的工作原理以及寄存器输入输出控制原理；2.掌握硬件描述语言VHDL及原理图设计方法；3.熟练掌握Quartus II软件平台；4.各小组按模块分工，每人独立完成自己负责的模块；5.独立撰

6、写符合要求的课程设计报告。二 总体方案设计2.1简单运算器数据通路总体框架 图2.1示出了一个简单运算器数据通路模型，其中ALU为算术逻辑单元，R1、R2、R3为三个寄存器。三个寄存器的内容都可以通过多路开关从ALU的X端或Y端送至ALU。数据通过IN单元可以分别送至寄存器中，通过三选一选择器选出数据X、Y。在ALU中通过s3.0选择进行何种运算（+、-、M）。 本次实验将X、Y分别输出即算前显示，并将运算后的结果显示在数码管上。 利用QUARTUS软件设计一个8位简单运算器数据通路，包括R1、R2、R3三个通用寄存器和DR。 数据有IN输入，经过运算后结果写入某寄存器中。同时将结果显示在数码

7、管上。2.2 EDA技术及QUARTUS II软件介绍EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。QuartusII提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；

8、LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTapII逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。2.3 寄存器设计了三个寄存器R1、R2和R3，用来

9、存放IN输入的数据，由输入端LOAD进行控制数据的存放。2.4数据选择器需要两个三选一数据选择器，其中一个选择器由微操作4、6和8分别控制R1、R2和DR的输出，另一个选择器由微操作5、7和9分别控制R1、R2和R3的输出，三选一控制器相应的控制操作如表格 3.1所示表格 3.1三选一选择器相应的控制操作部件信号序号控制输出说明三选一选择器（左）R1_XR1信号R1_X、R2_X、DR_X互斥，每次只输入一个信号R2_XR2DR_XDR部件信号序号控制输出说明三选一选择器（右）R1_YR1信号R1_Y、R2_Y、R3_Y互斥，每次只输入一个信号R2_YR2R3_YR32.5算术逻辑运算单元（A

10、LU）实验中ALU有16中运算由s3.0控制选择。此处只列举+、-、M三种操作。ALU的操作（加、减和传送）在同一个CPU周期内只能单独地选择一种进行预算，控制信号“+”控制“X+Y”的输出，控制信号“-”控制“X-Y”的输出，控制信号“M”控制“X”的输出，ALU相应的控制操作如表格 3.2所示。表格 3.2ALU相应的控制操作部件运算控制信号控制输出说明ALU（运算器）Add+Z=X+Y 每次只能单独进行一种运算Subtraction-Z=X-YMoveMZ=X2.6显示译码器显示译码器将由ALU运算后的结果显示在数码管上。由于一个数码管只能显示出09的数字，故将8位数分为低四位和高四位，

11、显示在两个数码管上。实验中需要两个显示译码器。三 详细设计3.1寄存器设计用quartus软件设计8位寄存器（R_8），使用VHDL硬件语言描述。其VHDL源码为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY R_8 IS PORT (D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY; ARCHITECTURE ONE OF R_8 ISBEGIN PROC

12、ESS(D,CLK,LOAD)BEGINIF CLKEVENT AND CLK=1 THEN IF LOAD=1 THEN Q = D; END IF;END IF;END PROCESS;END ARCHITECTURE;编译无错误提示后，Create Symbol Files。R_8结构如图3-1。图3-13.2数据选择器设计 用quartus软件设计三选一数据选择器（XZQ）。其VHDL源码为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

13、ALL;ENTITY XZQ ISport(A,B,C:IN STD_LOGIC; D1,D2,D3:IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY;ARCHITECTURE ART1 OF XZQ ISBEGINPROCESS(A,B,C,D1,D2,D3)BEGINIF A = 1 THEN Q = D1;ELSE IF B = 1 THEN Q = D2; ELSE IF C = 1 THEN Q = D3; END IF; END IF;END IF;END PROCESS

14、;END ART1; 编译无错误提示后，Create Symbol Files。 XZQ结构如图3-2。 图3-23.3 ALU设计 用quartus设计算术逻辑单元（ALU），包括16中运算。其VHDL源码为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU IS PORT (A,B: IN STD_LOGIC_VECTOR(7 DOWNTO 0); EN: IN STD_LOGIC; s: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Q0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ALU;ARCHITECTURE ART1 OF ALU ISsignal Q: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(A,B,S,EN)variable QX: bi