实验二卷积码编码及译码实验.docx

1、实验二卷积码编码及译码实验实验二-卷积码编码及译码实验实验二 卷积码编码及译码实验一、 实验目的通过本实验掌握卷积编码的特性、产生原理及方法，卷积码的译码方法，尤其是维特比译码的原理、过程、特性及其实现方法。二、 实验内容1、观察NRZ基带信号及其卷积编码信号。2、观察帧同步信号的生成及巴克码的特性。3、观察卷积编码信号打孔及码速率匹配方法。4、观察接收端帧同步过程及帧同步信号。5、观察译码结果并深入理解维特比译码的过程。6、观察随机差错及突发差错对卷积译码的影响。三、 基本原理1、卷积码编码卷积码是一种纠错编码，它将输入的k个信息比特编成n个比特输出，特别适合以串行形式进行传输，时延小。卷积

2、码编码器的形式如图17-1所示，它包括：一个由N段组成的输入移位寄存器，每段有k段，共Nk个寄存器；一组n个模2和相加器；一个由n级组成的输出移位寄存器,对应于每段k个比特的输入序列,输出n个比特。图17-1 卷积编码器的一般形式由图17-1可以看到，n个输出比特不仅与当前的k个输入信息有关,还与前（N-1）k个信息有关。通常将N称为约束长度（有的书中也把约束长度定为nN或N-1）。常把卷积码记为：（n、k、N），当k=1时，N-1就是寄存器的个数。编码效率定义为： 卷积码的表示方法有图解表示法和解析表示法两种：解析法，它可以用数学公式直接表达，包括离散卷积法、生成矩阵法、码生成多项式法；图解

3、表示法，包括树状图、网络图和状态图（最的图形表达形式）三种。一般情况下，解析表示法比较适合于描述编码过程，而图形法比较适合于描述译码。（1）图解表示法（2）解析法下面以（2，1，3）卷积编码器为例详细讲述卷积码的产生原理和表示方法。（2，1，3）卷积码的约束长度为3，编码速率为1/2，编码器的结构如图17-2所示。图17-2 （2,1,3）卷积编码器这里我们主要介绍码多项式法。我们可以用多项式来表示输入序列、输出序列、编码器中移位寄存器与模2和的连接关系。为了简化，仍以上述（2，1，3）卷积码为例，例如输入序列1011100可表示为 在一般情况下，输入序列可表示为 这里m1，m2，m3，m4为

4、二进制表示（1或0）的输入序列。x称为移位算子或延迟算子，它标志着位置状况。我们可以用多项式表示移位寄存器各级与模2加的连接关系。若某级寄存器与模2加相连接，则相应多项式项的系数为1；反之，无连接线时的相应多项式项系数为0，以图17-2编码器为例，相应的生成多项式为 利用生成多项式与输入序列多项式相乘，可以产生输出序列多项式，即得到输出序列。 对应的码组为 2、卷积码译码卷积码的译码方法有两类：一类是大数逻辑译码,又称门限译码；另一类是概率译码，概率译码又能分为维特比译码和序列译码两种。门限译码方法是以分组理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差。这里我们主要介绍维特

5、比译码。维特比（Viterbi）译码和序列译码都属于概率译码。当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度更快。维特比译码算法，以后简称VB算法。采用概率译码的一种基本想法是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列做为发送序列。如果发送L组信息比特对于卷积码来说，可能发送的序列有个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。VB算法则对上述概率译码（又称最大似然解码）做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的条路径（序列），而是接

6、收一段，计算和比较一段，选择一段有最大似然可能的码段，从而达到整个码序列是一个有最大似然值的序列。下面将用图17-2的（2，1，3）卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图17-5所示。维特比译码需要利用图来说明译码过程。根据前面的画网格的例子，读者可检验和画个该码网格图如图17-4所示。该图设输入信息数目L=5，所以画有L+N=8个时间单位（节点）。这里设编码器从a状态开始运作。该网格图的每一条路径都对应着不同的输入信息序列。由于所有的可能输入信息序列共有个，因而网格图中所有可能路径也有条。这里节点a=00,b=01,c=1

7、0,d=11。设输入编码器的信息序列为(1 1 0 1 1 0 0 0 ),则由编码器输出的序列Y=(1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 ),编码器的状态转移路线为abcdbdca。若收到的序列R=（0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 ），对照网格图来说明维特比译码的方法。由于该卷积码的约束长度为6位，因此先选择接收序列的前6位序列=（0 1 0 1 0 1）同到达第3时刻可能的8个码序列（即8条路径）进行比较，并计算出码距。该例中到达第3时刻点的路径序列是（0 0 0 0 0 0）和（1 1 1 0 1 1 ），它们与的距离分别是3和4

8、；到达第3时刻点的路径序列是（0 0 0 0 1 1）和（1 1 1 0 0 0），它们与的距离分别是3和4，到达第3时刻点的路径序列是（0 0 1 1 1 0）和（1 1 0 1 1 0），与的距离分别是4和1；到达第3时刻点的路径序列是（0 0 1 1 0 1）和（1 1 0 1 1 0），与的距离分别是2和3。上述每个节点都保留码距较小的路径为幸存路径，所以幸存路径码序列是（0 0 0 0 0 0）、（0 0 0 0 1 1）、（1 1 0 1 0 1）和（0 0 1 1 0 1），如图17-6（a）所示。用与上面类同的方法可以得到第4、5、6、7时刻的幸存路径。需指出对于某一个节点而言

9、比较两条路径与接收序列的累计码距时，若发生两个码距值相等，则可以任选一路径作为幸存路径，此时不会影响最终的译码结果。图17-6（b）给出了第5时刻的幸存路径，读者可自行验证。在码的终了时刻a状态，得到一根幸存路径，如图17-6（c）所示。由此看到译码器输出是=（1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0），即可变换成序列（1 1 0 1 1 0 0 0），恢复了发端原始信息。比较和序列，可以看到在译码过程中己纠正了在码序列第1和第7位上的差错。当然，差错出现太频繁，以至超出卷积码的纠错能力，则会发生误纠，这是不希望的。图17-6 维特比译码图解（a）第3时刻幸存路径；（b）

10、第5时刻幸存路径；（b）第8时刻幸存路径从译码过程看到，维特比算法所需要的存储量是，在上例中仅为8。这对于约束长度N10的译码是很有吸引力的。四、 实验原理1、实验模块简介本实验需用到基带成形模块、信道编码及交织模块（以下简称编码模块）及信道译码及解交织模块（以下简称译码模块）。（1）基带成形模块：本模块主要功能：产生PN31伪随机序列作为信源；将基带信号进行串并转换；按调制要求进行基带成形，形成两路正交基带信号。本实验只用该模块输出的位同步信号作为编码模块的基带信号驱动源。（2）信道编码及交织模块：本模块主要功能：产生PN31伪随机序列作为信源，并进行（2，1，4）卷积编码，然后可选择有无块

11、交织，再加上帧同步信号组成成帧数据后输出，输出的码可以选择有无差错、随机差错或突发差错。（3）信道译码及解交织模块：本模块主要功能：完成帧同步捕获，同步后取出信息元进行（2，1，4）维特比卷积译码及解交织。2、实验框图3、编码输出帧格式 A：帧同步头，为11位巴克码：11100010010。 B：经卷积编码、打孔后的信息数据，共484位。 C：帧数据补足位，共1位，固定为0。4、卷积编码生成多项式 本实验采用（2，1，4）卷积编码，生成多项式为： G0=x3+x2+1 G1=x3+x2+x+15、实验原理编码时，输入16K时钟信号，经2分频后驱动PN31伪随机码发生器，输出8K速率、一个周期3

12、1位的PN码。PN31码每8个周期（248bits）组成一组，加上4个全0尾比特，形成252位一组的数据，经卷积编码后输出504位，然后打孔，每25位打掉一位，即每25位去掉一位，共去掉20位，变为484位（打孔的目的是使数据输出满足速率要求），然后放入数据帧中，形成496位一组的数据包，用16K速率输出。数据包可按实验要求设置随机误码或突发误码。译码时，首先用滑动相关法捕获帧同步信号，获得帧同步后，取出484位的信息数据，根据打孔算法补上被打掉的数据位，由于被打掉的数据位已无法知道是0还是1，在本实验中全部补为0。经补位后，数据还原为504位一组，送入卷积译码器进行维特比译码，译码完成后输出

13、252位数据，去掉4位尾比特，将248bits数据用8K速率输出，完成译码。五、 实验步骤1、 在实验箱上正确安装基带成形模块（以下简称基带模块）、信道编码及交织模块（以下简称编码模块）及信道译码及交织模块（以下简称译码模块）。2、 卷积码编码实验。a用台阶插座线完成如下连接：源端口目的端口连线说明基带模块：BS编码模块：BS IN提供时钟信号* 检查连线是否正确，检查无误后打开电源。b观察PN31发生器输出信号用示波器探头分别接编码模块上“BS IN”和“PN31”端信号，观察“PN31”端信号应为8K伪随机码。c观察编码输出信号及帧同步信号用示波器探头分别接编码模块上“编码 OUT”及“F

14、S OUT”测试点，观察编码输出信号及帧同步信号，写出帧同步信号序列。d观察随机差错和突发差错情况示波器探头分别接编码模块上“编码 OUT”及“ERROR”测试点，并将该模块上拨码开关“差错”位拨向上，其它位向下，观察随机差错情况（为方便观察，实际上是伪随机差错）。将拨码开关“差错”、“错型”位拨向上，其它位向下，观察突发差错情况。e、将编码模块和译码模块上各拨位开关拨向下，关闭实验箱总电源。3、 进行卷积码译码实验。a保持上面连线不变，用台阶插座线继续连线：源端口目的端口连线说明编码模块：BS OUT译码模块：BS IN提供时钟信号编码模块：编码 OUT译码模块：编码 IN将已编码信号进行译

15、码编码模块：原码 OUT译码模块：原码 IN方便译码端信号的对比* 检查连线是否正确，检查无误后打开电源。b、示波器探头分别接译码模块上“编码 IN”及“FS OUT”测试点，观察编码输出信号和帧同步信号。c对比观察原码和译码后信号示波器探头分别接译码模块上“译码 OUT”及“原码 OUT”测试点，比较译码结果是否正确，若发现不正确按编码模块复位键或译码模块复位键即可正确。d将编码模块上拨位开关“差错”位拨向上，其它位拨下，示波器探头分别接译码模块上“译码 OUT”及“原码 OUT”测试点，对比观察在随机差错情况下的译码结果。e将编码模块上拨位开关 “差错”、“错型”位拨向上，其它位拨下，观察在突发差错情况下的译码结果。f在比较译码结果是否正确时，可借助译码模块上的“ERROR”测试点的信号确定错码位的位置。该测试点的信号指示相对于输入的原码而言哪个位发生了错误，若该点无信号表示没有发现错码。六、 思考题1、卷积编码后的信号打孔对译码有何影响？2、为什么要在编码后的信号前加上帧同步头？