基于quartus的电子钟.docx

1、基于quartus的电子钟电子线路设计u基于Quartusll软件的数字钟5指导老师：黄建宇郝磊多功能数字钟设计设计内容简介电子数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时 钟相比具有更高的准确性和直观性，因此得到了广泛的使用。电子数字钟从原理 上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，此次 设计与制做电子数字钟就是可以了解电子数字钟的原理，学会制作电子数字钟。通过电子数字钟的制作能进一步的了解各种在制作中用到的中小规模集成电路 的作用及实用方法， 通过它可以进一步学习与掌握各种组合逻辑电路与时序电路 的原理与使用方法。这次电子数字钟的设计主要是利用7

2、4LS9 0的计数功能来实现电子钟时、分、秒的跳变，整个设计主要分为六个模块： 时模块、分模块、秒模块、分频模块、校时校分模块、整点报时模块。时、分、秒模块分别用两块 74LS90实现，并且分别将它们设置为 60 进制，60 进制，24 进制。秒信号的产生用石英晶体振荡器加分频器来实现，将秒信号送入秒模块，每累计 60 秒发出一个分脉冲信号，分模块每累计 60 分钟，发出一个时脉冲信号，时模块实现对 24小时的累计，通过 六个七段数码管显示出来。 整点报时电路根据计时系统的输出状态产生一脉冲信 号，然后加上一个高频或低频信号送到蜂鸣器实现报时。校时电路是直接加一个 脉冲信号到时计数器或者分计数

3、器或者秒计数器来对“时”、“分”、“秒”显 示数字进行校对调整。本数字钟以计时为基本功能，可以完成 00:00:00到23:59:59,以及星期一至 星期日的计时功能，并在控制电路的作用下具有保持、快速校时、快速校分的功 能。在具有基本功能的基础上，增加了下列扩展功能：闹钟、整点报时功能。数字计时器是由分频电路、计时电路、控制电路、译码显示电路等几部分组 成的。其中，分频电路将试验箱提供的48Mhz的频率分成各模块电路所需要的频 率；计时电路完成计时功能，并与动态显示电路相连，将时间、日期、星期等信 息显示在七段数码管上；秒表电路启动后可完成最小单位为秒的计时；以上各部 分电路均与译码显示电路

4、连接，将以上数据分别显示，通过按钮切换。系统结构如下图所示合逻辑电路与时序电路的原理与使用方法三.设计任务设计制作一个数字电子钟指标:(5)为保证计时器的稳定性及准确性，由晶体振荡器提供时间基准信号。四、各模块电路原理1、分频电路下:48MHzI 3分频主要采用74160芯片和7490芯片以及其他逻辑门组成不同进制的计数器逐16MHz级分频，将16分频放在最后一级以得到占空比为 50%勺方波。16KHZ计时电路可实时提供时间信息，包括时、分、秒。电路原理与秒表计时原理1600Hz相同，用两级60进制计数器记录秒和分。同时级联的第三季 24进制计数器记录小时，并向日期及星期电路提供一个周期为 2

5、00小时的驱动信号。脉冲输入端CLOCKS调时端通过一或门接入每级脉冲输入， 实现调时与计时 互不冲突(1)秒60进制原理图，将d4和d6接与门级联分如图(2)分60进制原理图 包含级联原理如秒按键去抖动的关键在于提取稳定的低电平状态。滤除前沿、后沿抖动毛刺。对于 一个按键信号，可以用一个脉冲对它进行采样。如果连续几次为低电平，可以认 为信号已经处于稳定状态，这时输出一个低电平按键信号。电路中的CLOCK可以为一个100hz的脉冲信号电路原理图B4ijst 曲 j-I I I r-ii II.- III R 卜 I -嘗芟 ? 严Q屮-:4、控制电路；rk为脉冲选择不同的输岀端， 同时计数信息

6、通过译码器 74154译码，选择不同的灯亮起， 提示当前脉冲输岀的端口, 按动一次“校准”按键，送入一个脉冲。闹钟调整电路原理于此相同，不再赘述。原理图如下:5、报时电路每当计时到整点后，蜂鸣器报时 5秒。将当前时间的时和分与设置的时间 00:05比较，小于即输入信号控制 报时。8、响铃电路响铃电路可接受报时和闹钟的信号，控制蜂鸣器10、显示电路11 总电路五、 实验心得通过这次实验，我深刻意识到理论与实践结合的重要性，本次实习使我们能 够将上学期所学的数字逻辑电路知识运用到实处。 同时这也为后面我们学嵌入式 原理及应用打下了很好的基础。当然我们在做的过程中遇到很多问题，团队合作 显得非常重要

7、，毕竟一个人的思路有限，碰到问题容易陷入死胡同，我非常感谢 搭档李文峰同学的帮助以下是我们遇到的具体问题1、实现计时功能要选择芯片，比较常见的是 74160和 7490，我们认为 7490 内部级联为 10 进制，且两个 7490级联简单我们就选择了 74902、在 Block 文件下，秒，分，都要在 100进制的基础上构成 60 进制。我们 第一个问题就是如何构成 60进制，通过查资料我们知道 7490 是高电平清零，于 是我们把 0110 中接出来问题解决了3、分和秒的级联又是个问题。我们出错在于没有解决时钟下降沿的问题。7490要给一个下降沿，于是我们在 0101上接出与门，这样从 59

8、变为 00就提供 了一个下降沿，这样就成功了4、星期是个比秒十分都要费脑筋的问题，我们决定以 8为开始，1, 2, 3,4,5, 6, 8.星期电路如图: AHD3： - -I 1 -I b- I- I 5、仿真的时候，选择好时钟的周期和 END TIME我们以数组的形式分别表 示秒分时。往往因不熟悉quartus软件而造成失误。包括后来分配管脚。其实很 多问题就出来顶层文件上。因为编译的那个就是要选择为顶层文件。还要经常编 译。6、下载的时候我是比较郁闷，因为有些耽误我们进度的并不是我们自己设计的因素而是这个试验箱本身有问题。时钟不能下载，换了一个才好了。下载的 时候要组建模块同时引入分频模

9、块和显示模块， 如果不加入老师给的那四个模块 是根本不行的。同时显示和时分秒模块的脉冲频率不能一样，要分别给。然后在 分配管脚。只要仔细按照程序来就不会出错。7、当下载后，我们发现如果是按有些脉冲来给的化，我们的秒跳不过 40, 进而不能产生进位。这是因为 7490是异步清零的不同脉冲的同步计数器，会形成竞争与冒险。当它跟硬件时会产生冲突，形成误操作。我们的解决办法是换用74160 构成同步计数器，使用同一个脉冲消除误操作。8.设计整点报时功能时，我们又犯了一个错误就是将要分配给蜂鸣器的管脚时，用到了 d28 这是个时分秒的显示电路部分。后来郝老师指出后，我们出新定义了管脚，输出。这次大功告成