智力抢答器.docx

1、智力抢答器电子综合开发实践报告 设计课题： 智力竞赛抢答器 专业班级： 电子信息工程（2）班 学生学号： 学生姓名： 指导老师： 周 涛 设计时间： 2014-1-16 信息科学与技术学院 2014年1月智力竞赛抢答器设计一、设计任务与要求(1)抢答器可供四组使用，组别键号可以锁存；抢答指示用发光二极管（LED）。记分部分独立（不受组别信号控制），至少用2位二组数码管指示，步进有10分，5分两种选择，并且具有预置、递增、递减功能。(2)数码管显示组别键号。(3)自动记分：当主持人分别按步进得分键，递增键或递减键后能够将分值自动累计在某组记分器上。(4)超时报警。二、总体设计思路设想智力竞赛抢答

2、器系统可以分为三个主要模块：抢答鉴别模块，抢答计时模块，抢答计分模块。将选手分为四组，假设每组的标号分别为：1,2,3,4。整个系统的组成框图如图2.1所示。 1 2 3 4图2.1 智力抢答器系统框图三、单元电路设计与参数计算1.时钟脉冲电路555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器等电路。因此选作为此次设计的时钟脉冲电路。555振荡电路的电路图如图3.1所示。图3.1 555振荡电路2.主持人控制及选手抢答模块1）主持人控制电路主持人清零按钮与D触发器的clr端相连，通过将clr置零来实现清除选手抢答锁存信号，以便实现下一次抢答。将主持人计分按钮置与抢答锁

3、存信号相与结果作为每组计分模块，提供脉冲实现分组加分。当选手抢答并且回答正确，由主持人按下计分按钮，该组对应的计分显示模块就会实现加一操作。2）选手抢答模块1,2,3,4组的抢答按钮分别对应电路图上的J1，J2,，J3，J4。D触发器的Clk端口的输入信号最初为555产生的脉冲。假设抢答开始后，第1组最先按下抢答按钮，那么此时只有1D端为高电平。在1D和clk的配合下，D触发器输出端的1Q和1Q分别为高电平和低电平。此时连接1Q，2Q，3Q，4Q的与门U3A的输出为0。所以当U3A和555的输出端OUT作为与门U2A的输入时，U2A的输出为0。因此，再将U2A的输出和D触发器的clk相连，就能

4、很好的实现各个组之间的互斥和锁存。主持人控制及选手抢答模块的电路图如图3.2所示。图3.2 主持人控制及选手抢答电路3.组号显示及灯光提示模块该模块由四个显示灯，一个计数器，一个译码器和数码管组成。显示灯X1，X2，X3，X4分别和D触发器的1Q，2Q，3Q，4Q相连。当D触发器对应的Q端输出高电平时，Q端所连接的显示灯就会发光。实现灯光提示模块。D触发器的1Q和3Q通过一个与非门和一个非门与计数器的A端相连；D触发器的2Q和3Q通过一个与非门和一个非门与计数器的B端相连；计数器的C端连D触发器的4Q；计数器的D端口接地。该设计最大的组号为4，其对应的二进制为0100，因此只需要设置计数器的A

5、，B，C端口就可以实现设计要求。假设抢答开始后，第1组最先按下抢答按钮。那么D触发器的1Q端口为高电平，2Q，3Q，4Q均为低电平。此时计数器的A，B，C，D端口为1000，再将计数器与译码器相连，抢答组的组号就会显示在数码管上。从而实现组号显示功能。组号显示及灯光提示模块电路图如图3.3所示。图3.3 组号显示及灯光提示模块电路图4.分组计分模块以第一组的记分模块为例：该模块需要用到74ls192d的端和OA,OB,OC,OD四个端口。将选手1的抢答输出端口和主持人的计分端相与的结果连接到74ls192d的UP，从而实现为组加分。分组计分模块的电路图如图3.4所示。图3.4 分组计分电路5.

6、倒计时及报警模块当有选手抢答成功，就会通过将计数器的LOAD端置0，将初值30加载到计数器中，并通过数码管显示出来。倒计时的个位由一个计数器，一个译码器和数码管构成。个位计数器U24的A，B，C，D置0。十位计数器U23的A，B，C，D分别置1100。使从30开始倒计时。将555的OUT端口和U23的BO端口（借位端口，低电平有效）相与的结果连接到计数器的DOWN。最初U23的BO端口为1，因此U24的DOWN端口的输入为555发出的脉冲，计数器开始倒计时。当十位计数器U23出现借位时，个位计数器U24的DOWN端口就停止倒计时。并且所连接的蜂鸣器会发出报警信号。再将个位计数器U24的BO端与

7、十位计数器U23的DOWN端相连就能实现个位每次借位后，十位减一，从而实现倒计时30秒。倒计时及报警模块电路图如图3.5所示。图3.5 倒计时及报警模块电路四总原理图及元器件清单1总原理图如图4.1所示：图4.1 总原理图2.元件清单元件清单如表1所示。元件序号型号主要参数数量备注174LS192DA B C D UP DOWN7计数器274LS48N7译码器374LS02N2或非门4SONALERT1蜂鸣器574LS02D3非门674ls175ND Q CLK 1触发器7X9-124灯8VCC5V9电源97408N5与门1074LS00N1与非表1 元件清单五、性能测试与分析(软件设计与调试

8、)1. 抢答模块仿真及原理1)秒脉冲发生器由555定时器和外接元件R6、R7、C1构成多谐振荡器。利用振荡周期公式： T=0.7（R7+2R6）C1 可以求得F=1Hz。定时器电路见图5.1所示。图5.1 定时器电路2）抢答电路如图5.2所示。图5.2 抢答电路该电路由四个D触发器、与非门及脉冲触发电路等组成。其中J1，J2，J3、J4为抢答组按钮，J5为主持人复位。J13为主持人控制的加分按钮。74LS175为四个D触发器。无人抢答时，S1S4均未被按下，1D4D均为低电平。当第一组抢答成功时，在555定时器电路产生时钟脉冲作用下，1Q立即变为高电平，对应指灯X1发光，同时数码管显示为1，将

9、555定时脉冲封锁，此时送给74ls175的CLK端不再有脉冲信号，所以74LS175输出不再变化，其他抢答者再按下按钮也不起作用，从而实现了抢答。若要清除，则由主持人按J5按钮完成，并为下一次抢答做好准备。2. 计时模块仿真及原理1）计数器由两片74LS192同步十进制计数器构成。利用错位输出端BO于下一级DOWN相连；30循环设置为，十位片DCBA=0011 个位片DCBA=0000。2）译码及显示电路有译码驱动器74LS48和7段数码管组成。3）控制电路由与门U38A和非门U40B组成，实现计数器超时报警、计数和保持30等功能。计数模块电路如图5.3所示。图5.3 计数模块电路3.计分模

10、块仿真及原理计分器由74LS192和数码管等构成。置数输入端接地，UP端接选手抢答信号和主持人的计分端相与的结果，当有信号输入是加一，load端接电源和复位开关用于复位，计分模块电路如图5.4所示。图5.4 计分模块电路六、结论与心得这次课程设计经过2周的时间让我学到了很多。而且基本完成了这次设计题目的要求：这个系统是一个可供4人抢答的抢答器，当有人抢答时，数码显示器将显示抢答者的组数，对应的等也会发光。计时模块进入30秒倒计时。在此期间选手将不能抢答。当主持人按下复位开关时，倒计时和组号都会被清零。如果选手回答正确，主持人再按下加分按钮实现对该组加分的功能。但是在做的过程中感觉在许多方面都还不熟练,不如说对一些元器件的功能还不完全了解，不能熟练运用，因而不能完全的一次性设计好该电路。不过通过本次的课程设计我学到了学多的知识，学会了Multisim的一些基本使用方法，也培养了我们独立思考问题解决问题的能力，加深了我们对理论知识的理解，巩固了我们的知识，有助于我们今后的学习。七、参考文献1 基于Multisim10的电子仿真 实验与设计 王连英 北京邮电大学出本社；2 电子技术动手实践 崔瑞雪 北京航空航天大学出版社；3 数字电子技术基础 余孟尝 高等教育出版社； 附录：图1 系统总原理图图2 Altium原理图图3 PCB截图