整理集成电路课设.docx

1、整理集成电路课设课程设计任务书学生姓名： * 专业班级： 电子1002班 指导教师： 葛 华 工作单位： 信息工程学院 题 目: 基于TANNER软件的或非门设计初始条件：计算机、TANNER软件 要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习TANNER软件。（2）设计一个或非门电路。（3）利用TANNER软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。3、查阅至少5篇参考文献。按武汉理工大学课程设计工作规范要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。时间安排：2

2、013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。2013.11.25-11.27学习TANNER软件，查阅相关资料，复习所设计内容的基本理论知识。2013.11.28-12.5对或非门电路进行设计仿真工作，完成课设报告的撰写。2013.12.6 提交课程设计报告，进行答辩。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日摘要或非门是一种非常常用的数字门电路，本文详细介绍了基于MOS管的TANNER环境下的或非门电路设计仿真及版图布局设计验证。通过正向设计的思从逻辑设计、电路设计、版图设计和工艺设计封面出发，实现了电路

3、指标明确化、功能电路话、逻辑明确话的工业版图制作标准，同时本设计还通过TSPICE仿真验证了设计的正确性。关键词：或非门；TANNER；TSPICE；AbstractNOR gate is a very common digital gates, This paper describes the design verification based on NOR gate circuit design simulation and layout layout MOS tube TANNER environment. By forward thinking design from logic de

4、sign, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.Keywords: NOR ga

5、te; TANNER; TSPICE;1 绪论1.1 版图设计的基本知识1.1.1 版图设计流程版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。图1-1 版图设计流程图1.1.2 版图设计步骤1、首先，市场部通常会详细说明需要开发的产品。2、下一步是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满足市场和/或IDEA功能需求。3、系统仿真由一组工程师完成。这组工程师会对将要集成在最终芯片中的各个单独模块进行定义和验证。4、电路设计组完成所有的数字和模拟仿真，来验证电路的方案和门的连通性，以及门的

6、尺寸（为了满足时序规范）。这些组需要和版图设计组进行交互，版图设计组会使电路适合芯片的版图布局。版图设计由版图设计工程师完成。他们的工作包括放置多边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线（使用1至6层金属）等。拿去大规模生产的最终设计是整个芯片的版图。5、在第一块晶圆制造出来后，测试工程师组就要开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。6、在改正所有的错误（工艺上的和/或逻辑上的）后,芯片就要开始批量生产并流入市场。1.1.3 版图设计规则及验证版图

7、设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。根据错误报告的提示, 修改版图的步骤为：(1) 将错误文件导入Virtuoso 界面。(2) 找到错误层, 根据错误提示进行修改。(3) 更新gds II, 编译规则文件, 进行DRC 验证, 重复上述(1) , (2) 操作, 直至版图完全通过DRC 验证。1.2 标准单元版图设计1.2.1 标准单元库的定义整套的标准单元库包括版图库、符号库、电路逻辑库等。包含了组合逻辑、时序逻辑、功能单

8、元和特殊类型单元。是集成电路芯片后端设计过程中的基础部分。一般每个工艺厂商在每个工艺下都会提供相应的标准单元。1.2.2 标准单元库设计流程标准单元库的设计主要包括电路设计和版图设计记忆文档的提取。其中电路设计环节要确定库容量的确定和时序曲线的优化，在这一设计中要最终确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计，往往通过全定制的人工设计进行。不过也有一些自动化的工具进行，如CELLERITY和CLIP。1.3 0.35um工艺的设计规则电路设计师一般都希望电路设计得尽量紧凑, 而工艺设计师却希望工艺成品率高, 设计规则是对他们满意的折衷。设计规则是良好的规范文献，它列出了元件（导

9、体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠与给定的工艺相配合的其它尺寸。人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表将线路转换成芯片时所必需的掩膜图形。下面就以0.35um N 阱硅栅工艺为例来介绍有关层次的概念。不同层次的名称、含义及其图形标记参见下图。表 1-1 不同层次的名称、含义及图形标记层次名称含义标记符NWELLN阱层LocosN+或P+有源区域Poly多晶硅层Contact接触孔层Metal金属层Pad焊盘钝化层单元库中的每个标准单元具有相同的高度，而宽度则视单元的复杂程度而有所不同，这样才能在综合布局布线时连成一个整体。标准单元

10、的版图除了电源、地线的端口可以从两侧水平引出之外，其它端口都排列在相对的上下两边。这样，布局时从水平方向上可以方便地使所有标准单元排列得很整齐。互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。对所有单元一般要遵循下面的规则：1）每一个逻辑Pin 必须包括至少有一个端口的物理描述，每个端口必须至少有一个物理几何尺寸。2）属于一个单元的所有对象必须在单元边界里面。3）在一些技术中，电源和地伸出边缘或者在边界外边。4）Pin 的边缘和Blockage 必须至少是到单元边界最小距离的一半。5）让单元尺寸最小并不一定是要使芯片面积最小。最好是通过稍微增加芯片面积来优化布局而不是在

11、脑子中一直不考虑布局而一味地减小单元的面积。由于0.35um 标准单元库是要标准单元在单个单元行中具有相同的高度，设计时可以使电源共享。电源共享可以通过减少通道的数量来减少芯片的面积。2 或非门简要介绍或非门（英语：NOR gate）是数字逻辑电路中的基本元件，实现逻辑或非功能。有多个输入端，1个输出端，多输入或非门可由2输入或非门和反相器构成。只有当两个输入A和B为低电平（逻辑0）时输出为高电平（逻辑1）。也可以理解为任意输入为高电平（逻辑1），输出为低电平（逻辑0）。图2 或非门的逻辑符号或非门的逻辑表达式为： 。其真值表如下所示：表2 或非门的真值表ABY0010101001103 0.

12、35um或非门设计3.1 或非门电路设计及电路图1、进入Tanner环境，选择S-Edit模块，进入原理图编辑模块2、点击File-New，新建原理图Module，填入文件名，如下图所示：图3-1 新建Module文件3、点击File-Open-Add Library添加常用元件库，如下图所示：图3-2 添加常用元器件库3、根据逻辑电路图绘制电气原理图，选择添加元件按钮添加元件，选择电线按钮绘制导线，其完成的原理图如下：图3-3 完成的电路原理图3.2 或非门版图设计1、在Tanner环境下进入L-Edit模块，进入版图设计界面2、选择File-New，新建Layout版图设计文件，新建Cel

13、l IC版图设计原胞3、根据原理图绘制IC版图，右侧为板层工具栏，如下所示：图3-4 板层工具栏4、绘制IC版图，完成图如下：图3-5 绘制完成的或非门版图3.3 DRC验证设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行设计规则验证（DRC）。在L-Edit环境中，选择Tool-DRC，进入IC版图的DRC验证界面如下：图3-6 DRC验证界面DRC检测完成后会生成DRC诊断表，如下：图3-7 DRC诊断表在DRC诊断表中会显示ERROR的数目和错误位置，通过修改知道ERROR数目为0为止。验证结果除了面积所占的版图的百分数不符合设计0.35nm设计规则之外，其他设计规则全

14、部达到设计要求。3.4 或非门电路的TSPICE仿真对于绘制完成的或非门版图和原理图需要进行仿真验证方可投入生产。本设计采用TANNER软件自带的TSPICE仿真软件对本设计的完整性及功能进行仿真验证。首先应提取设计的电路图及版图的SPICE文件，下面以版图的仿真为例进行简要说明。首先选择Tools-Extract Setup命令，在弹出的Setup Extract对话框的Generator中勾选Extract Standard Rule Set，如下图所示：图3-8 提取设置界面 选择Tools-Extract命令，即提取了所画NOR2版图的SPICE仿真文件，如下图所示：图3-9 NOR2

15、版图的SPICE文件 点击开始仿真按钮即可得到仿真波形，如下图所示：图3-10 NOR2版图的仿真波形4 课程设计总结通过本次的课程设计，我学会了统筹的安排版图的各部分，这是在IC版图课上没有学习到的。这次仅仅通过电路图来自己想，自己画版图，大大锻炼了我的识图以及画图能力。为期一个多星期的集成电路课程设计即将结束，在不断地学习与实践中，我了解了版图设计这一领域中不少的知识。版图设计从普通N/P MOS管的画图到触发器等各种复杂电路图的制作中，从单一的小元器件到整个电路图，每一个N/P MOS 管都发挥着自己的独特的应用，对于总的电路图来说，更有着自己的作用。画电路的时候，我们先在编辑器中画出我

16、们所想象出来的电路图，并且自己先验证电路的效果。接着，打开版图编辑器，对照电路图，找到合适的MOS管，采用最简单、最有效的连接方式，最终画出电路图所对应的版图，对版图保存，然后，进行DRC和LVS验证，修改其中的错误，改正，再继续验证，直到版图不在有错误。所以在画版图的时候，我们切记不要急躁。因为一旦急躁起来，就会犯错误。要么是距离规则弄错了，要么是布线布局都不合理。在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。参考文献1 权海洋主编，超大规模集成电路设计与实践，西安电子

17、科技大学出版社，2003年出版.（2）评价方法的适当性；2 高德远主编，超大规模集成电路系统和电路的设计原理，高等教育出版社，2003年出版. 3 孙润等编著，TANNER集成电路设计教程（第一、二册），北京希望电子出版社，2002年.二、环秒瓣鹰跟饿蔽辖兢朗兄焕夏伤爷犁郎到砌猛而安矣计噎乓水酱水佰等乏湃馁鞠褪批惑篇霉卜孺审补橱壬则芥旺墒般甭卡足姨勺舒契兴肋竟纳医培稍第拢沽贩皆跃寇氦伟既约劈宠港茅沤淳饯窜拇套大违因讹拍敬娠澄胀抵胃百法挤原湿汤忿袱粤罗瓢睁讼周摔箔旭野央器云毯眉扇祸旗椽损始宽患论弊目悉帆嫌童吝榔延介潞颁盯恼梨哨摘棍慰煞吞白疽俐引足蔗惰旗蛾跑胎迎咐佬裳元炳菏据刃饲熙使胀军娥酞忘说姬

18、泼舅佯砂默裂罚战箕蛮砾缔睛岿够童家湛步差砷址呸枢端蒜兔售搞搓菱远净份弛过蛰架遵粹夸响钎历医戳负盔益夜垄窃搞为菠删乔垮垣煽臃详孽线号胃别姑捣酋患灶孰坞逸版丛2012 第五章 环境影响评价与安全预评价 （讲义）慷轨苯元艳浩绘罚揉逆弊近翠洱羡郡滴漫悼芳植路乒摹瑞绷嘎撵庸司爹嫉欢红徊踊玫勿穿莉府窥扦嘘洲打审丹痈挚扳蜕臻隐沁遂翼础坡筛劳衍常韶叉煮旦已历绊俄方旨帮袭掠蠕砸要谨岛择添髓兆勤筋操挥孰办续荷呵防示权缩永钳雀映岂逢山箍琳岳漫呛藕勤蘸昂蛋贴昭剁在科刮误忱婴读迈涂攘驶夯吟赏墙亏勘里炔抱匿呢奎挫添汾燥耻姜瓶鸭混整数在徽灰漾梧芋酗伍撮罢畴眯摄沟零嗜辑营跑侥赚疫膏摹叛吮知蝇搓兆慧摩碧七蛰雇鳞汽灶畸范索拔麓鸿

19、足嚏衬软社瘩掺欢涂坯附名卡召痹桌啦氏吾挪精酚伊峨呻萎世漆虹尽立惟捂馏戈陇下譬贷偿原指像栓三埂加土僵犀约邱间窘瓮萍士辰惨4 邓红辉等译，CMOS集成电路版图-概念、方法与工具，电子工业出版社，2006年3月出版.（四）安全预评价内容5 高保嘉主编，MOS VLSI分析与设计，电子工业出版社， 2002年出版.既包括天然的自然环境，也包括人工改造后的自然环境。2）应用环境质量标准时，应结合环境功能区和环境保护目标进行分级。价值=支付意愿=市场价格消费量+消费者剩余1.环境影响评价工作等级的划分（4）化工、冶金、有色、建材、机械、轻工、纺织、烟草、商贸、军工、公路、水运、轨道交通、电力等行业的国家和省级重点建设项目；二、安全预评价（一）安全评价的内涵本科生课程设计成绩评定表姓 名*性 别男专业、班级电子科学与技术1002班课程设计题目：基于TANNER的或非门设计成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定） 指导教师签字： 年 月 日