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1、计算机组成原理课后答案唐朔飞第二版第一章 计算机系统概论1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要? 解: P3计算机系统:由计算机硬件系统和软件系统组成的综合体。 计算机硬件:指计算机中的电子线路和物理装置。 计算机软件:计算机运行所需的程序及相关资料。 硬件和软件在计算机系统中相互依存,缺一不可，因此同样重要。5。 冯？诺依曼计算机的特点是什么？ 解：冯 ？诺依曼计算机的特点是: P8计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成； 指令和数据以同同等地位存放于存储器内，并可以按地址访问； 指令和数据均用二进制表示; 指令由操作码、地址码两大部分组成

2、，操作码用来表示操作的性质， 地址码用来表示操 作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行; 机器以运算器为中心（原始冯 ？诺依曼机）.7.解释下列概念：主机、CPU主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、 机器字长、指令字长。解: P9-10主机：是计算机硬件的主体部分,由 CPI和主存储器MM合成为主机。CPU：中央处理器，是计算机硬件的核心部件,由运算器和控制器组成； (早期的运算器和控制器不在同一芯片上，现在的 CPU内除含有运算器和控制器外还集成了 CACHEO主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存

3、储器，可随 机存取；由存储体、各种逻辑部件及控制电路组成.存储单元：可存放一个机器字并具有特定存储地址的存储单位。 存储元件:存储一位二进制信息的物理元件，是存储器中最小的存储单位,又叫存储基元 或存储元，不能单独存取。存储字:一个存储单元所存二进制代码的逻辑单位. 存储字长:一个存储单元所存二进制代码的位数。 存储容量：存储器中可存二进制代码的总量； （通常主、辅存容量分开描述） 。机器字长：指 CPU一次能处理的二进制数据的位数，通常与 CPU的寄存器位数有关。指令字长：一条指令的二进制代码位数。8.解释下列英文缩写的中文含义：CPU、 PC、 IR 、 CU、 ALU、 ACC、 MQ、

4、 X、 MAR、 MDR、 I/O 、 MIPS、 CPI、 FLOPS 解：全面的回答应分英文全称、中文名、功能三部分。CPU： Central Processing Unit ，中央处理机(器） ,是计算机硬件的核心部件，主要由运算器和控制器组成.PC: Program Counter ，程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数形成下一条指令地址。IR ： Instruction Register ，指令寄存器，其功能是存放当前正在执行的指令。CU： Control Unit ，控制单元(部件) ,为控制器的核心部件,其功能是产生微操作命令序 列。ALU： Arithme

5、tic Logic Unit ，算术逻辑运算单元，为运算器的核心部件,其功能是进行算术、逻辑运算。ACC： Accumulator ,累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的 寄存器。MQ： Multiplier-Quotient Register ，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器.X：此字母没有专指的缩写含义，可以用作任一部件名， 在此表示操作数寄存器,即运算器中工作寄存器之一，用来存放操作数;MAR: Memory Address Register ,存储器地址寄存器，在主存中用来存放欲访问的存储单 元的地址。MDR： Memory Data Re

6、gister ,存储器数据缓冲寄存器,在主存中用来存放从某单元读出、 或要写入某存储单元的数据。I/O ： Input/Output equipment ，输入 / 输出设备,为输入设备和输出设备的总称,用于计 算机内部和外界信息的转换与传送。MIPS: Million Instruction Per Second ，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位。9.画岀主机框图，分别以存数指令“ STA M和加法指令“ ADD M（ M均为主存地址)为例，在图中按序标岀完成该指令(包括取指令阶段)的信息流程(如) 。假设主存容量为 256M32位，在指令字长、存储字长、机器字长相

7、等的条件下,指岀图中各寄存器的位数。解：主机框图如 P13 图 1。11 所示.(1) STA M 指令：PCMAR MAMM MM MDR MD IR，OP(IR) CU, Ad(IR) MAR AC(MDR MAFMM WR(2) ADD M指令：PCMAR MAMM MM MDR MD IR,OP(IR） CU Ad（IR) MAR RD MMMDR MDRX ADD ALUACCAC（ MDR WR假设主存容量 256M*32 位，在指令字长、存储字长、机器字长相等的条件下， ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均为 28位。10.指令和数据都存于存储器中，计算

8、机如何区分它们？ 解:计算机区分指令和数据有以下 2 种方法：通过不同的时间段来区分指令和数据， 即在取指令阶段 (或取指微程序） 取岀的为指令， 在执行指令阶段(或相应微程序）取岀的即为数据.通过地址来源区分，由 PC提供存储单元地址的取岀的是指令，由指令地址码部分提供存储单元地址的取岀的是操作数。第 2 章 计算机的发展及应用1. 通常计算机的更新换代以什么为依据？答： P22 主要以组成计算机基本电路的元器件为依据,如电子管、晶体管、集成电路等。2.举例说明专用计算机和通用计算机的区别。答：按照计算机的效率、 速度、 价格和运行的经济性和实用性可以将计算机划分为通用计算机和 专用计算机.

9、通用计算机适应性强，但牺牲了效率、速度和经济性，而专用计算机是最有效、最 经济和最快的计算机，但适应性很差.例如个人电脑和计算器.3.什么是摩尔定律？该定律是否永远生效？为什么？答：P23,否，P36第 3 章 系统总线1. 什么是总线？总线传输有何特点？为了减轻总线负载,总线上的部件应具备什么特点？ 答： P41。 总线是多个部件共享的传输部件。总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用。 为了减轻总线负载,总线上的部件应通过三态驱动缓冲电路与总线连通。4.为什么要设置总线判优控制？常见的集中式总线控制有几种?各有何特点？哪种方式响应时 间最快?哪种方式对电路故障最敏感

10、？ 答:总线判优控制解决多个部件同时申请总线时的使用权分配问题;常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求; 特点：链式查询方式连线简单，易于扩充， 对电路故障最敏感； 计数器定时查询方式优先级 设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快， 但硬件器件用量大，连线多，成本较高。5.解释下列概念：总线宽度、总线带宽、总线复用、总线的主设备(或主模块) 、总线的从设备（或从模块） 、总线的传输周期和总线的通信控制。答： P46。总线宽度：通常指数据总线的根数； 总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数； 总线复用:指同一条信号线可以

11、分时传输不同的信号.总线的主设备(主模块) :指一次总线传输期间，拥有总线控制权的设备（模块） ； 总线的从设备（从模块） ：指一次总线传输期间，配合主设备完成数据传输的设备（模块） ， 它只能被动接受主设备发来的命令；总线的传输周期：指总线完成一次完整而可靠的传输所需时间; 总线的通信控制:指总线传送过程中双方的时间配合方式。6.试比较同步通信和异步通信。 答：同步通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度 差异较大时，总线工作效率明显下降。适合于速度差别不大的场合。异步通信： 指没有统一时钟控制的通信， 部件间采用应答方式进行联系， 控制方式较同步复 杂，

12、灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率.8. 为什么说半同步通信同时保留了同步通信和异步通信的特点? 答：半同步通信既能像同步通信那样由统一时钟控制， 又能像异步通信那样允许传输时间不一致， 因此工作效率介于两者之间。10. 为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫 plug and play ？哪些总线有这一特点？ 答：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题;目前流行的总线标准有： ISA、 EISA、 PCI 等；plug and play ：即插即用, EISA、 PCI 等具有此功能.11.画一个具有双向传输功能的总线逻辑

13、图。答：在总线的两端分别配置三态门，就可以使总线具有双向传输功能。12.设数据总线上接有 A、B、C D四个寄存器，要求选用合适的 74系列芯片，完成下列逻辑设计：（1) 设计一个电路，在同一时间实现 DA DB和DC寄存器间的传送;(2） 设计一个电路,实现下列操作：To时刻完成D总线；T1时刻完成总线 A;T2时刻完成A总线；T3时刻完成总线 BO解：（1）由T打开三态门将 D寄存器中的内容送至总线 bus ，由CP脉冲同时将总线上的数据打入到A、B、C寄存器中。T和CP的时间关系如图（1）所示.（2）三态门1受T0+ T1控制，以确保 T0时刻D总线，以及 T1时刻总线接收门 1 Ao三

14、态门2受T2+ T3控制,以确保 T2时刻A总线，以及 T3时刻总线接收门 2Bo TO、T1、 T2、T3波形图如图（2)所示。7iIt IIIlIIi I ITr I Iill7D II1IIi S 1IiiI1I IIBUSIf第四章3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次? 答：存储器的层次结构主要体现在 Cache 主存和主存 辅存这两个存储层次上。CaChe-主存层次在存储系统中主要对 CPU访存起加速作用，即从整体运行的效果分析， CPU访存速度加快，接近于 Cache 的速度，而寻址空间和位价却接近于主存。主存辅存层次在存储系统中主要起

15、扩容作用，即从程序员的角度看，他所使用的存储器其 容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、 容量大、位价低的优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。 而主存与辅存层次的调度目前广泛采用虚拟存储技术实现, 即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器， 程序员可使用这个比主存实际空间(物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当 程序运行时,再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。 因此， 这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存

16、取时间的区别.解:存取周期和存取时间的主要区别是： 存取时间仅为完成一次操作的时间， 而存取周期不仅包 含操作时间,还包含操作后线路的恢复时间。即：存取周期 = 存取时间 + 恢复时间5.什么是存储器的带宽？若存储器的数据总线宽度为 32位，存取周期为200ns ，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽 = 1/200ns 32 位 = 160M 位/秒 = 20MB/ 秒 = 5M 字/秒 注意 ：字长 32 位，不是 16 位.（注： 1ns=10-9s)6.某机字长为32位，其存储容量是 64KB，按字编址它的寻址范围是多少？若主存以字节

17、编址, 试画出主存字地址和字节地址的分配情况。解：存储容量是 64KB时，按字节编址的寻址范围就是 64K，如按字编址，其寻址范围为：64K / (32/8 ）= 16K主存字地址和字节地址的分配情况： (略）.7.一个容量为 16K32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的 存储芯片时，各需要多少片？1K4 位， 2K8 位， 4K4 位,16K1 位， 4K8 位, 8K8 位 解：地址线和数据线的总和 = 14 + 32 = 46 根；选择不同的芯片时,各需要的片数为：1K 4） = 16 8 = 128 片2K 8） = 8 4 = 32 片4K4） = 48

18、 = 32 片16K1） = 1 32 = 32 片= 44 = 16 片4K 8：( 16K 32） / ( 4K 8）8K 8： (16K 32) / (8K 8) = 2 X 4 = 8 片8.试比较静态 RAM和动态RAM答：略。（参看课件）9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新：对 DRAM定期进行的全部重写过程；刷新原因：因电容泄漏而引起的 DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种：集中式、分散式、异步式。集中式:在最大刷新间隔时间内,集中安排一段时间进行刷新，存在 CPU访存死时间分散式：在每个读/写周期之后插入一个刷新

19、周期,无 CPU访存死时间.异步式:是集中式和分散式的折衷。10.半导体存储器芯片的译码驱动方式有几种? 解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法.线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材； 重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元.这种方法通过 行、列译码信号的重合来选址， 也称矩阵译码。 可大大节省器材用量， 是最常用的译码驱动方式。11.一个8KX 8位的动态RAM芯片，其内部结构排列成 256 X 256形式，存取周期为 0.1 S。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解:采用分散刷新方式刷新间隔为

20、 :2ms ,其中刷新死时间为： 256 X 0.1 s=25。6 S采用分散刷新方式刷新间隔为： 256X( 0.1 S+X 0。1 S） =51。2 S 采用异步刷新方式刷新间隔为 ：2ms12.画岀用1024X4位的存储芯片组成一个容量为 64KX8位的存储器逻辑框图。要求将 64K分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。解：设采用SRAM芯片,则：总片数 = （64KX8 位) / （1024X4 位) = 64X2 = 128 片题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画页面容量 = 总容量 /页面数位组容量 = 页面容量

21、/组数位组内片数 = 组容量 /片容量首先应确定各级的容量：= 64KX 8 / 4 = 16K X8 位， 4 片 16KX 8 字串联成 64KX 8 =16K8 位 / 16 = 1K8 位， 16 片 1K 8 位字串联成 16K 8=1KX8位/ 1K X4位=2片,两片1KX 4位芯片位并联成 1KX 8 位存储器逻辑框图: （略）13.设有一个64KX8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）? 欲设计一种具有上述同样多存储基元的芯片, 要求对芯片字长的选择应满足地址线和数据线的总 和为最小,试确定这种芯片的地址线和数据线，并说明有几种解答.解：存储基元总

22、数 = 64KX8 位 = 512K 位 = 2 19 位；思路：如要满足地址线和数据线总和最小,应尽量把存储元安排在字向,因为地址位数和字数成2的幕的关系，可较好地压缩线数.解:设地址线根数为 a ,数据线根数为 b,则片容量为:若 a = 19，b = 1 ,总和=19+1 = 20 ； a = 18 ,b = 2 ，总和=18+2 = 20 ；1、片位数均按2的幕变由上可看出：片字数越少，片字长越长，引脚数越多。片字数减 化。结论:如果满足地址线和数据线的总和为最小， 这种芯片的引脚分配方案有两种: 地址线=19根，数据线=1根；或地址线=18根，数据线=2根14.某8位微型机地址码为

23、18位，若使用4KX4位的RAM芯片组成模块板结构的存储器， 试问：（1） 该机所允许的最大主存空间是多少？（2） 若每个模块板为 32K8位,共需几个模块板？(3) 每个模块板内共有几片 RAM芯片？（4） 共有多少片 RAM（5） CPU如何选择各模块板？解：（1）该机所允许的最大主存空间是： 218 8位=256K 8位=256KB(2） 模块板总数 =256K 8 / 32K X 8 = 8 块(3） 板内片数=32K8 位 / 4K 4 位=8 X 2 = 16 片(4） 总片数=16片X 8 = 128 片（5） CPU通过最高3位地址译码输出选择模板，次高 3位地址译码输出选择芯

24、片。地址格式 分配如下：15.设CPU共有16根地址线，8根数据线，并用MREQ （低电平有效）作访存控制信号，R/W 作读写命令信号（高电平为读,低电平为写） 。现有下列存储芯片: RoM（ 2K8位，4K4位，8KX8位），RA（ 1KX4位,2K8位，4K8位)，及74138译码器和其他门电路 （门电路自定）O 试从上述规格中选用合适芯片，画岀 CPU和存储芯片的连接图。要求：(1） 最小4K地址为系统程序区, 409616383地址范围为用户程序区；（2） 指岀选用的存储芯片类型及数量；(3） 详细画岀片选逻辑。解：（1）地址空间分配图:系统程序区（ROM共 4KE） : OoooH-

25、OFFFH用户程序区(RAM共 12KB）: 1OOOHFFFFH（2) 选片：ROM选择4K4位芯片2片，位并联RAM ：选择4K8位芯片3片，字串联(RAM1地址范围为：1OOOH-IFFFH，RAM2地址范围为 2OOOH2FFFH， RAM3 地址范围为：3OOOH-3FFFH)（3) 各芯片二进制地址分配如下：A15A14A13A12A11A1OA9A8A7A6A5A4A3A2A1AOROM1,200000000000000000000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111

26、111111111RAM300110000000000000011111111111111CPU和存储器连接逻辑图及片选逻辑如下图 （3）所示:图（3)16.CPU假设同上题,现有 8片8K8位的RAM芯片与CPU相连，试回答：（1) 用74138译码器画岀CPU与存储芯片的连接图;(2） 写岀每片RAM的地址范围；（3） 如果运行时发现不论往哪片 RAM写入数据后，以 AoooH为起始地址的存储芯片都有与 其相同的数据，分析故障原因。(4） 根据（1）的连接图，若岀现地址线 A13与CPU断线,并搭接到高电平上，将岀现什 么后果？解：（1） CPU与存储器芯片连接逻辑图：+5V（2）地址空间

27、分配图：RAMO：OoooH-IFFFHRAM1：2000H3FFFHRAM2：4OOOH-5FFFHRAM3：6OOOH7FFFHRAM4:8OOOH9FFFHRAM5:AOOOH-BFFFHRAM6：COOOHDFFFHRAM7:EOOOH-FFFFH（3） 如果运行时发现不论往哪片 RAM写入数据后，以 AOOOH为起始地址的存储芯片 （RAM5） 都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平.假设芯片与译码器本身都是好的,可能的情况有：1) 该片的-CS端与WE端错连或短路；2) 该片的CS端与CPU的MREQ端错连或短路;3） 该片的CS端与地线

28、错连或短路。(4） 如果地址线 A13与CPU断线,并搭接到高电平上， 将会岀现A13恒为“ 1”的情况. 此时存储器只能寻址 A13=1的地址空间(奇数片）,A13=O的另一半地址空间(偶数片）将永远访问 不到。若对 A13=O的地址空间(偶数片）进行访问,只能错误地访问到 A13=1的对应空间(奇数片)中去.17.写岀11OO、1101、1110、1111对应的汉明码。解:有效信息均为 n=4位，假设有效信息用 b4b3b2b1表示校验位位数 k=3位，(2k=n+k+1)设校验位分别为 c1、c2、c3 ，则汉明码共 4+3=7位，即：C1c2b4c3b3b2b1校验位在汉明码中分别处于

29、第 1、2、4位C仁b4 b3 b1c2=b4 b2 b1c3=b3 b2 b1当有效信息为1100时，c3c2c1=011,汉明码为1110100当有效信息为1101时,c3c2c1=100,汉明码为0011101当有效信息为1110时，c3c2c1=101,汉明码为1011110当有效信息为1111时,c3c2c1=010，汉明码为011011118.什么是“程序访问的局部性？存储系统中哪一级采用了程序访问的局部性原理?解：程序运行的局部性原理指： 在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区； 在访问顺序上,指令顺序执行比转移执行的可能性大 （大约5：1 ）。存储系统中Cache主存层次采用了程序访问的局部性原理。25. CaChe做在CPll芯片内有什么好处？将指令 CaChe和数据CaChe分开又有什么好处？ 答:CaChe做在CPU芯片内主要有下面几个好处：1） 可提高外部总线的利用率。