计算机仿真课程设计.docx

1、计算机仿真课程设计ASIC逻辑综合实验标 准 实 验 报 告 电子设计自动化技术课程组一、设计名称数字显示电子钟二、设计原理本实验设计的芯片主要完成简单的数字钟功能的行为，将该芯片与电源连接便可达到电子钟的效果。芯片实现的整个过程如下：先接一个4Mhz的晶振，然后经过分频，分别得到1hz和250hz的信号。然后把1hz的信号接入整个计数系统电路中，通过控制不同的按键可以改计数以达到校时的功能！秒，分，时可以通过六个七段数码管显示！其扫描频率是250hz！三、设计功能块结构图如上图所示：电子钟主要由四个组成部分：时基分频器，计时器，显示电路，控制电路，实验通过4Mhz时钟，分频产生s（秒）时钟，

2、对秒进行计数，并通过led数码管进行扫描显示。1：时基分频器：对基本时钟（4Mhz）进行分频得到秒时钟（s）和扫描时钟（250hz）。2：计时器：主要包括s计时器（60进制）、min计时器（60进制）、hr计时器（12进制）。3：显示电路：用6位扫描数码管显示（七段数码管），扫描始终用250hz。4：控制电路：对电子表进行起停和复位，清零的控制。四、综合后的报告：1、specify clockPeriod 50Edge rising 5.00 falling 5.002、map designMap effort mediumArea effort medium3、综合后的报告截图面积报告如下：

3、四：时序报告(DELAYFILE(SDFVERSION OVI 2.1)(DESIGN shuzizhong)(DATE Tue Apr 21 01:02:55 2009)(VENDOR IC05CScore_33_typ)(PROGRAM Synopsys Design Compiler cmos)(VERSION X-2005.09-SP2)(DIVIDER /)(VOLTAGE 3.30:3.30:3.30)(PROCESS TYPICAL)(TEMPERATURE 25.00:25.00:25.00)(TIMESCALE 1ns)(CELL (CELLTYPE shuzizhong)

4、(INSTANCE) (DELAY (ABSOLUTE (INTERCONNECT U486/YN U567/A (0.000:0.000:0.000) (INTERCONNECT hour2_reg3/Q U567/B (0.000:0.000:0.000) (INTERCONNECT hour2_reg1/Q U566/A (0.000:0.000:0.000) (INTERCONNECT U528/YN U566/B (0.000:0.000:0.000) (INTERCONNECT U483/YN U565/A (0.000:0.000:0.000) (INTERCONNECT hou

5、r1_reg3/Q U565/B (0.000:0.000:0.000) (INTERCONNECT hour1_reg1/Q U564/A (0.000:0.000:0.000)(INTERCONNECT minite1_reg3/Q U561/B (0.000:0.000:0.000) (INTERCONNECT minite1_reg1/Q U560/A (0.000:0.000:0.000) (INTERCONNECT U525/YN U560/B (0.000:0.000:0.000) (INTERCONNECT U507/YN U559/A (0.000:0.000:0.000)

6、(INTERCONNECT second2_reg3/Q U559/B (0.000:0.000:0.000) (INTERCONNECT second2_reg1/Q U558/A (0.000:0.000:0.000) (INTERCONNECT U534/YN U558/B (0.000:0.000:0.000) (INTERCONNECT U500/YN U557/A (0.000:0.000:0.000)(INTERCONNECT second1_reg3/Q U557/B (0.000:0.000:0.000)(INTERCONNECT second1_reg1/Q U556/A

7、(0.000:0.000:0.000) (INTERCONNECT U531/YN U556/B (0.000:0.000:0.000) (INTERCONNECT cnt2_reg4/Q U555/A1 (0.000:0.000:0.000) (INTERCONNECT cnt2_reg3/Q U555/A2 (0.000:0.000:0.000) (INTERCONNECT U554/Y U555/A3 (0.000:0.000:0.000) (INTERCONNECT cnt2_reg6/Q U554/A1 (0.000:0.000:0.000) (INTERCONNECT cnt2_r

8、eg5/Q U554/A2 (0.000:0.000:0.000) (INTERCONNECT cnt2_reg2/Q U554/A3 (0.000:0.000:0.000)(INTERCONNECT cnt1_reg11/Q U553/A1B (0.000:0.000:0.000)五：网标文件：library IEEE;use IEEE.std_logic_1164.all;package CONV_PACK_shuzizhong is- define attributesattribute ENUM_ENCODING : STRING;end CONV_PACK_shuzizhong;li

9、brary IEEE;use IEEE.std_logic_1164.all; use work.CONV_PACK_shuzizhong.all;entity code7_3 is port( indata : in std_logic_vector (3 downto 0); q : in std_logic; outdata : out std_logic_vector (6 downto 0);end code7_3;architecture SYN_cod of code7_3 is component IN01D0 port( A : in std_logic; YN : out

10、std_logic); end component; component ND02D1 port( A1, A2 : in std_logic; YN : out std_logic); end component; component ND13D1 port( A3B, A1, A2 : in std_logic; YN : out std_logic); end component; component OAI211D1 port( A1, A2, B, C : in std_logic; YN : out std_logic);component NR02D1 port( A1, A2

11、: in std_logic; YN : out std_logic); end component; component AOI12D1 port( A1, A2, B : in std_logic; YN : out std_logic); end component; component OAI221D1 port( A1, A2, B1, B2, C : in std_logic; YN : out std_logic); end component; component AOI22D1 port( A1, A2, B1, B2 : in std_logic; YN : out std

12、_logic); 六;时序仿真波形：1：十二小时数字钟波形仿真延时分析：分频电路的仿真波形波形分析由于16000分频的时间太长所以y在仿真时一直是0延时电路七：实验结果1：把源程序放在share文件夹中，打开liux4，输入命令在工作站上登陆，并打开一个terminal。进入综合环境，在命令提示符下输入design-vision&。2：当出现一个design_vision的综合仿真工具的图形界面。在design compiler的主界面菜单中打开file-setup,选择工艺厂商提供的逻辑元件库，进行设置。3：设置完毕之后进行用户源文件的加载与分析。通过打开file-analyze打开用户设计

13、的分析界面。4：用户设计源程序加载完毕后，进行实现（elaborate）选择默认的库default，design中选择设计文件的顶层模块。点击ok后design compier进行初步实现！5：单击鼠标选中顶层模块，打开hierarchyuniquifyhierqrchy。出现对话框时单击ok6：进行时序约束，打开 attributes-specify_clock,对clock的时钟特性（上升沿，周期，下降时间）7：进行综合优化，打开design-compile design.出现综合结果如下图！对图形进行标注：1：a圈里表示分频电路，其中有16000分频（分频到250hz）和分频道1hz2：

14、b圈表示计时电路，其中有秒分时三种计时方式。3：c圈表示计时sum电路，其中有对秒，分，时的进位。4：d圈表示电路的控制电路，其中有对计时信号的控制电路!5：e圈表示计时电路的数码管的的显示电路。八 实验源程序数字钟源程序：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity shuzizhong is port(clk,set,s1,s2,s3:in std_logic; second1,second2,minite1,minite2,hour1,hour2:buffer std_lo

15、gic_vector(3 downto 0); cout:out std_logic);end entity; architecture one of shuzizhong iscomponent code7 isport( indata: in std_logic_vector( 3 downto 0); q: std_logic; outdata: out std_logic_vector(6 downto 0);end component;signal a,b,c,d,e,f,: std_logic_vector(6 downto 0);signal x,y : std_logic;beginprocess(clk)variable cnt1: integer ra