可编程逻辑器件的应用实验讲义.docx

1、可编程逻辑器件的应用实验 讲义实验一 Quartus II 9.0软件使用入门（基础性实验）一 实验目的1、了解利用Quartus II 9.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握Quartus II 9.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显

2、示当前模式为：C1。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 9.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。四 实验内容1、建立MUX41A的工程，利用VHDL语言设计4选1多路选择器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定引脚（附录1），进行硬件下载测试。4

3、、使用SIGNALTAP II 对此4选1多路选择器进行实时测试。5、将实验过程和实验结果的测试详细过程写进实验报告。实验二 多功能计数器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3

4、、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求设计一个含异步清零，同步使能，进位输出的4位12进制计数器的VHDL实现方案。四 实验内容1、建立CNT12B的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定好引脚（附录1），并进行硬件下载测试。要求分别采用手动键输入和1Hz分频时钟（附录2）输入作为计数器时钟。

5、可观察到，在手动输入时，每按动时钟键1次，输出LED会变化组合。在1Hz分频的驱动下，LED会连续变化。此外，在实验箱上测试所有控制信号和输出信号，包括异步清零RST、同步使能ENA的同步和异步特性。4、将实验过程和实验结果的测试详细过程写进实验报告。5、使用SIGNALTAP II 对此计数器进行实时测试，要求，计数器时钟输入采用50MHz，使用ENA的上升沿作为触发，采样深度128，采样时钟采用50MHz时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。实验三 数控分频器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Q

6、uartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握数控分频器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求分别设计带计数使能的12分频器和7分频器的VHDL实现

7、方案四 实验内容（一）12分频器的设计1、根据偶数分频器的原理确定12分频器的设计方案和主要实现流程。2、建立DIV12的工程，利用VHDL语言设计12分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。（VHDL描述方法）3、利用原理图输入的方法实现12分频器的总体功能。（原理图描述方法）4、对12分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（二）7分频器的设计1、根据奇数分频器的原理确定7分频器的设计方案和主要实现流程。2、建立DIV7的工程，利用VHDL语言设计7分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。3、对7分

8、频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（三）硬件功能测试1、使用SIGNALTAP II 分别对12分频器和7分频器进行实时测试，要求，分频器时钟输入采用25MHz（可在CLK输入后接入一个二分频器实现25MHz），使用ENA的上升沿作为触发，采样深度128，采样时钟采用50MHz时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。2、将实验过程和实验结果的测试详细过程写进实验报告。实验四 多阶时钟信号发生器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VH

9、DL语言和原理图设计进行HDL描述的实现方法。3、掌握多阶时钟信号发生器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求以十进制计数器为基本功能单元，设计一个多阶时钟输出信号发生器。时钟信号输入锁定片上自带的时钟

10、引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。四 实验内容建立本实验工程CLKGENE，工程文件夹名CLKGENE（一）十进制计数器的设计1、采用VHDL文本输入设计一个十进制计数器的设计方案，以CNT10.vhd的文件保存于本实验的工程目录下。2、将十进制计数器的VHDL文件编译成符号文件CNT10.bsf，存放于工程目录下。（二）多阶时钟输出信号发生器的设计1、采用原理图输入的方法，以十进制计数器为基本功能单元，实现多阶时钟信号分频输出。2、时钟信号输入锁定FPGA片

11、上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。3、对多阶时钟输出信号发生器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（因频率跨度较大，可只对5M Hz、500K Hz的信号进行时序仿真）（三）硬件功能测试1、锁定引脚，并进行硬件下载测试。要求，时钟信号输入锁定FPGA片上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现50 Hz、5 Hz、0.5 Hz三信号输出与实验箱系统的LED2、LED1、LED0相连。并通过手表测算估

12、计0.5 Hz的信号输出的时间是否准确。2、使用SIGNALTAP II 对本实验的多阶输出信号发生器进行实时测试。要求使用5Hz输出作为采样时钟，采样信号不设触发，采样深度128，采集0.5 Hz信号输出端口的实时信号。采集信号过程需要2-3分钟，请耐心等待。将实时采集的数据图形写进实验报告。3、根据时序仿真波形、LED闪烁时间测试、以及SIGNALTAP II的实时采集波形，对该设计方案的实现情况进行详细分析。实验五 十六进制7段数码管驱动电路的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解

13、使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握十六进制7段数码管驱动电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求掌握十六进制7段数码管显示译码的原理，实现对应的显示译码器VHDL设计方案。

14、四 实验内容（一）十六进制7段数码显示译码器的设计1、建立工程DECL7S，参考课本P140，结合实验设计4-4的实验原理，以文本输入的方式，给出十六进制7段数码显示译码器的VHDL设计方案。2、将设计好的VHDL译码方案在Quartus II上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。（二）十六进制7段数码显示译码器的硬件测试1、引脚锁定（附录1）及硬件测试。将显示译码器的VHDL设计下载到FPGA上。2、输入码用实验箱上的拨码组合控制，输出码用实验箱上的7个LED显示。3、根据LED的显示情况对显示译码器硬件功能进行总结。（三）计数器和显示译码器的连接设计1、

15、建立工程DIGIDISP，根据课本P140，图4-75的顶层文件原理图，将一个4位计数器和显示译码电路连接起来，使用原理图输入方法实现VHDL的设计。2、对计数器和显示译码器相连接的设计方案进行综合、时序仿真，将仿真波形记录于实验报告中，并给出对应解释。3、将计数器和显示译码器相连接的设计方案下载到FPGA中，要求，引脚锁定分别为CLOCK0与按键F1锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED6.0锁定，进位输出锁定LED74、采用SIGNALTAP II采集数据，要求，CLOCK0与1 HZ的时钟输入锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED6.0锁定，进位输出锁定LED7。采用2 Hz的采样信号，采样深度128，以ENA0的上升沿作为触发，对显示译码输出信号LED6.0和cout0的硬件信号进行采集，并将采集到的信号写入实验报告，并加以说明。实验六 利用宏单元设计完成正弦信号发生器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。