eda技术习题docx.docx

1、eda技术习题docx一、 填空1.当前最流行的并成为IEEE标准的硬件描述语言包括VHDL语言 和Verilog HDL语言。2.EDA中文全称是 电子设计自动化。IP核在EDA技术和开发中具有十分重要的地位，IP指的是 知识产权核或知识产 权模块 。3.将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器 。P214.一般情况下，FPGA是基于 与或阵列 的可编程逻辑结构,CPLD是基于 查找表 的可编程逻辑结构。P285.EDA仿真过程中主要涉及 时序仿真和功能仿真。6.EDA的优化设计主要是进行源 优化和速度优化，其中速度优化主要有流水线设计、寄存器配平和关键路径法 等三种优化方

2、法。P3267.VHDL 子程序有 PROCEDURE 、FUNCTION 两类。P2308.EDA的中文全称为一电子设计自动化, HDL为_硬件描述语言。9.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入一_功能仿真一一综合一适配一_时序仿真一编程下载 一硬件测试。10.FPGA中文全称是一现场可编程门阵列一，CPLD中文全称是一复杂可编程逻辑器件一。其中CPLD_是基于乘积项的可编程 逻辑结构，_FPGA_是基于查找表的可编程逻辑结构。P2811.VHDL语言按照执行顺序的不同可以分为_顺序语句一和并行语句一语句。12.在仿真延时中，y = x AFTER 20n

3、s中的20ns指的是固有 延时，y= TRANSPORT x AFTER 20 ns中的20ns指的是传输延时。P15113.资源优化主要有资源共享一、_逻辑优化和_串行化等三种优化方式。P326二、 问答题1.与传统电子设计方法相比，EDA采什么设计方法？比较这两种设计方法的区别？答:EDA采用自顶向下的设计方法手工设计方法缺点：1）设计、调试十分困难。2）查找和修改十分不便。3）大量文档，不易管理。4）可移植性差。5）只有在设计出样机或生产出芯片后才能进行实测。EDA技术有很大不同：1）采用硬件描述语言作为设计输入。2）库（Library）的引入。3）设计文档的管理。4）强大的系统建模、电

4、路仿真功能。5）具有自主知识产权。6）标准化、规范化及IP核的可利用性。7）自顶向下设计方案。 8）自动设计、仿真和测试技术。9）对设计者的硬件知识、经验要求低。10）高速性能好（与以CPU为主的电路系统相比）。 11）纯硬件系统的高可靠性。.2.简述EDA设计流程。答：设计输入综合适配仿真下载硬件测试3.根据编程方式的不同，PLD器件可以分为哪几类？熔丝型器件；反熔丝型器件；EPROM型；EEPROM型；SRAM型；Flash型。4.什么是重载？重载函数有何用处？答：同样名称的函数可以用不同的数据类型作为此函数的参数定义多次，以此定义的函数称为重载函数；5.VHDL语言按照执行顺序的不同可以

5、分为哪两类基本语句？并且各举一例说明。答：顺序语句和并行语句1.什么是自顶向下的设计方法？与传统电子设计方法相比有什么优点？答：自顶向下就是在整个设计流程中各个设计流程逐步求精的过程，即是从高抽象级别到低抽象级别的整个设计周期。优 点：在整个设计过程中不必太注意目标器件的设计细节。2.在FPGA设计过程中，综合的含义是什么？主要有哪几种类型的综合？答：综合：将用行为和功能层次表达的电子系统转换成为低层次的便于具体实现的模块组合装配的过程。有语言综合、行为综合、逻辑综合、结构综合3.EDA技术最终实现目标的ASIC可以通过哪三种途径完成？答：门阵法标准单元法可编辑逻辑器件控制法4.简述信号与变量

6、的主要区别。（3分）1答：pl30信号signal变量 variable基本用法用于电路线路中信号的连接用于作为进程中局部数据存储单元适用范围在整个结构体中任何地方都可以适用只能在所定义的进程中使用行为特征在进程最后才对信号赋值立即赋值5.在VHDL设计中，给触发器复位有哪两种方法？如果时钟进程中用了敏感信号表，哪种复位方式必须要把复位信号放在 敏感信号表中？（3分）答：同步复位异步复位。异步复位6.利用FPGA构成数字系统时为什么需要配备一个PROM或EEPROM? （2分）三、VHDL程序填空：（10分，每空1分）下面程序是一个具有加法和减法功能的16位计数器VHDL描述，试补充完整。空1

7、IEEE;(LIBRARY)use 空 2.STD LOGIC 1164. all;(IEEE)use ieee.空 3 .all;(STD LOGIC UNSIGNED)空4ent add sub is(ENTITY)port(elk : in STD_LOGIC;rst : in STD_L0GIC;enable : in STD_LOGIC;add_sub : in STDLOGIC;q : out STD_L0GIC_VECT0R(15 downto 0);end cnt_add_sub;architecture cnt_add_sub of 空 5 is (cnt_add_sub)空

8、 6 q_tmp: STD_L0GIC_VECT0R(15 downto 0); (SIGNAL) begin空 7 (elk, rst) (PROCESS)begin空 8 rst二1 then q_tmpO) ; ( if )elsif and elk=1 then (elk event)if enable二1 then if add_sub=1 then q_tmp=q_tmp+l: else q_tmp=q_tmp-l;空 10 ; (end if)end if ; end if ; end process; q=q_tmp; end cnt_add_sub;下面程序是一位全加器的VH

9、DL描述，试补充完整。一半加器描述空 1 IEEE;USE IEEE. STD_L0GIC_1164. ALL;ENTITY 空 2 IS空 3 (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE 空 4 OF h_adder isBEGINso 二 NOT(a XOR (NOT b);co ain, b二bin, co=d, so=e); (h_adder)u2 : h_adder PORT MAP(a二 空 9 , b二cin, co=f, so=sum);(e)cout temp :二0

10、0000010;第19行一when 010 = temp :=00000100;第20行一when 011 = temp :二 00001000；第21行一when 100 二temp :二 00010000；第22行一when 101 = temp :二 00100000；第23行一when 110 二temp :二 01000000;第24行一when 111 = temp :=10000000;第25行一end if; (前插入 END CASE)第26行一QI = temp; (Q0)第27行一end process;第28行一end architecture codel;四、VHDL

11、程序改错：（10分）在程序中存在5处错误，试找出错误，写出错误原因，并写出正确语句。第1行一library IEEE;第2行一第3行一第4行一use IEEE. STD_L0GIC_1164. all;entity mux4 isport ( sO, si, a, b, c, d : inSTD_L0GIC ;第5行一y : out STD_LOGIC ;）；（删去；）第6行一第7行一end mux4;architecture one of mux is(mux4)第8行一signal s:std_logic_vector( 2downto 0 );(1 )第9行一第10行一begins=sl&s0;process()(s)第11行一 第12行一 第13行一 第14行一第15行一 第16行一begincase s iswhen 00= y y=b;when 10= y y=d;)第17行一 end process;第 18行一end one ;五、编写VHDL程序：（共20分，每题10分）