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1、本科毕业设计本科毕业设计英文翻译专业名称 微电子学 学生姓名 蒋俏 指导教师 张萌 完成时间 2012.06.10 本科毕业设计英文翻译指导教师评阅意见学生姓名： 班级： 得分：请指导教师用红笔在译文中直接进行批改，并就以下几方面填写评阅意见，给出综合得分（满分按15分计）。1、专业术语、词汇翻译的准确性；2、翻译材料是否与原文的内容一致；3、翻译材料字数是否符合要求；4、语句是否通顺，是否符合中文表达习惯。指导教师（签名）： 年 月 日时钟缓冲器基础 时钟是当今所有电子设备的基本构件。对于同步数字系统中的所有数据转换，都有一个控制寄存器的时钟。大多数系统使用晶体、频率时序发生器（FTG）或廉

2、价的共鸣器，为同步系统产生精确的时钟脉冲。此外，时钟缓冲器用于复制多个时钟、倍频和分频，甚至可以在时间上提前或滞后时钟边沿。在过去几年，已经建立了很多时钟缓冲解决方案来解决当今的高速逻辑系统中亟待解决的很多难题。这些难题有：较高的工作频率和输出频率、从输入到输出的传送延时、引脚之间输出到输出的偏斜、周期差抖动和长期抖动、扩展频谱、输出驱动强度、I/O电压标准和冗余度。因为时钟器是系统中最快的信号，且通常工作负荷最大，因此在建立时钟树时应特别注意。在本章，我们简单介绍不带锁相环和带锁相环的缓冲器的基本功能，并说明如何使用这些器件来解决高速逻辑设计难题。在当今常见的同步设计中，驱动各种元件通常需要

3、多个时钟信号。要复制所需数量的时钟，需要建立时钟树。时钟树从一个时钟脉冲源（如振荡器或外部信号）开始，驱动一个或多个缓冲器。缓冲器的数量通常取决于目标器件的数量和位置。以前是使用普通逻辑元件作为时钟缓冲器。这在当时已经是足够了，但是他们对保持时钟信号的完整性作用不大。实际上，它们还会对电路造成损害。随着时钟树速度的增加和时序宽裕度的减小，传送延时和输出偏斜变得愈加重要。在下几节中，我们将讨论这些旧器件，并解释它们为什么不能满足当今的设计需要。接下来是与现代缓冲器有关的常见术语的定义。最后，我们总结现代缓冲器带锁相环和不带锁相环时的属性。常用作时钟脉冲源的频率时序发生器（FTG）是一种特殊类型的

4、带锁相环时钟缓冲器。偏斜 偏斜是指定同时发生的两个信号在到达时间上的差异。偏斜包括驱动器件的输出偏斜和由电路板线路的布线差异引起的电路板延时的差异。由于时钟信号驱动系统中的很多元件，而且由于所有这些元件为了达到同步必须同时接收到时钟信号，时钟信号到达目的地的任何时间差异都将直接影响系统性能。偏斜通过改变时钟边沿的到达来直接影响系统宽裕度。因为同步系统中的元件要求时钟信号同时到达，时钟偏斜减少信息在从一个器件传送到下一个器件所需的周期。随着系统速度的增加，时钟偏斜在总周期中所占的比例越来越大。当周期是50ns时，设计时基本上无需考虑时钟偏斜。它可以占到周期的20%，而不会产生任何问题。当周期降到

5、15ns或更小时，时钟偏斜需要的设计资源量就会增加。通常情况下，这些高速系统的时序预算中仅有10%可用于时钟偏斜，因此很明显，必须将时钟偏斜减小。 有两种类型的时钟偏斜影响系统性能。时钟驱动器造成内部偏斜，而PCB布线和设计被称为外部偏斜。本书稍后将讨论时钟树的外部偏斜和布局程序。tSKEW_INTRINSIC = 器件引起的偏斜tSKEW_EXTRINSIC = PCB + 布线 工作环境引起的偏斜 tSKEW = tSKEW_INTRINSIC + tSKEW_EXTRINSIC 内部时钟偏斜是由时钟驱动器或缓冲器自身引起的偏斜量。除了时钟驱动器数据手册上的规范外，电路板布线或任何其他设计

6、问题不会引起内部偏斜。输出偏斜 输出偏斜也称为引脚到引脚的偏斜。输出偏斜是同一器件上同一跃迁的任何两个输出延时之间的差值。JEDEC将输出偏斜定义为单一器件的指定输出之间的偏斜，该器件的所有驱动输入连接在一起，输出在同一方向切换，并驱动相同的指定负载。图2.2和图2.3显示的时钟缓冲器带共同输出Cin，并驱动输出Co1_1到Co1_n。输出上升沿之间的绝对最大差值指定为“输出偏斜”（tSK）。目前，高性能时钟缓冲器中的常见输出偏斜约为200ps。器件到器件的偏斜 器件到器件的偏斜也称为封装偏斜和器件到器件的偏斜。器件到器件的偏斜类似于输出偏斜，只是它用于两个或多个相同的器件。器件到器件的偏斜被

7、定义为在相同环境下工作的两个独立器件的任何指定输出之间的传送延时之差。这些器件必须由相同的输入信号、电源电压、环境温度、封装、负载、环境等等、图2.4通过前述示例解释了tDSK。目前的高性能缓冲器的典型元件到元件偏斜约为500ps。传送延时 传送延时（tpd）是当输出从一个指定的电平（低）改变到另一个电平（低）时，输入和输出电压波形上的指定基准点之间的时间。图2.3解释了传送延时。当今高性能器件中非带锁相环的器件的延时是3到7ns。在相位检测器、环路滤波器和VCO的帮助下，带锁相环的缓冲器能消除此传送延时。负载不均衡 当使用高速时钟缓冲器或带锁相环时，必须要特别小心，一定要使器件的各输出负载相

8、等，以确保保持严格的偏斜容差。时钟驱动器的每个输出都有（大多是电阻性的）固有的输出阻抗（以及一些电感和电容）。当每个电阻性输出加载相同负载时，保持了时钟驱动器严格的偏斜规范。如果负载不均衡，不同输出的RC时间常数将不同，这样偏斜将和负载中的差值成正比。输入临界变化 发出低偏斜的时钟信号后，时钟接收器必须在保证变动最小的条件下接受时钟输入。如果接收器的输入阈电平不相同，时钟接收器将在不同时间相应时钟信号，这样就产生了时钟偏斜。如果一个负载器件的临界为1.2V，另一个负载器件的临界为1.7V，上升沿速率为1V/ns，负载器件根据输入信号进行切换的点所导致的偏斜是500ps。大多数厂商将它们的TTL

9、器件的额定输入阈电平集中在大约1.5伏左右。不同厂商之间的输入临界也会略有不同，尤其是因为环境（例如电压和温度）发生了变化。输入阈电平的TTL规范保证在输入电压高于2.0伏时为逻辑高电平，在输入电压低于0.8伏时为逻辑低电平。这就造成了一个1.2V的窗口，与电压和温度有关。具有CMOS干线不稳定输入的元件的典型输入临界为Vcc/2，即大约2.5伏，这远高于TTL电平。如果临界不相同，则将由于这些差值而出现元件之间的时钟偏斜。已经出现了很多I/O标准，在向不同系统提供时钟时应考虑所有这些标准。下面列出了一些比较普通的标准的表格，其中列有标准和输入临界电压。不带锁相环的时钟驱动器 在当今的时钟驱动

10、器结构中，有两种主要类型：缓冲器类型的器件（不带锁相环）和反馈类型的器件（带锁相环）。在缓冲器类型的（不带锁相环）时钟驱动器中，输入波通过器件传送，并被输出缓冲器“再次驱动”。此输出信号直接跟随输入信号，并有5ns到15ns以上的延时（tPD）。这些器件与过去的缓冲器（例如74F244）不同，原因在于他们是专为时钟信号设计的。在74F244上，有八个输入和八个输出。要创建一到八缓冲器，所有八个输入连接在一起。这会导致驱动信号输入时的过载。一到八时钟缓冲器只有一个输入，因此只有一个负载。输出和上升和下降时间也等量匹配，因此不会导致占空比错误。由于其改善的I/O结构，引脚到引脚的偏斜保持为最小值。

11、此器件的输出偏斜，如果未列示在数据手册中，则可通过将最大传送延时减去最小传送延时来进行计算。对于输出相位不需要与输入匹配的缓冲源信号，例如振荡器，这些类型的器件是非常好的。现在市场上出现了各种不带锁相环的缓冲器，这些器件少则有4个输出，多则有30个输出。一些器件也包括可配置的I/O和内部寄存器，一边进行输出分频当今最高性能的不带锁相环的LVCMOS时钟缓冲器之一是B9940L。B9940L是低压时钟分发缓冲器，能选择差分LVPECL或LVCMOS/LVTTL兼容的输入时钟。两个时钟源可用于服务测试时钟以及主系统时钟。所有其它控制输入是LVCMOS/LVTTL兼容的。十八个输出是2.5V或3.3

12、V兼容的，可驱动两个串联端接的50欧姆传输线。有了这个功能，B9940L的高效扇出端数达到1：36，输出到输出的偏斜低至150ps，器件到器件的偏斜750ps，高端操作频率达到200MHz，使B9940L成为用于同步系统中嵌套时钟树的理想时钟分发缓冲器这些器件仍面临着器件传送延时的问题。所有这些器件的传送延时大约使5ns。在同时需要校准缓冲器基准时钟和缓冲器输出的系统中，这些延时将导致偏斜。这些器件也有缺点，即输出波形直接基于输入波形。如果输入波形是非50%占空比时钟，则输出波形将也小于理想的占空比。在要求接近50/50输出的系统中使用这种类型的缓冲器时，需要使用昂贵的、具有严格容差的晶体振荡

13、器。这些器件也没有进行相位调整或倍乘输出的能力。相位调整允许时钟驱动器补偿线路传送延时失配，确立和保持时间差值，而倍频允许根据同一公共基准分发高低频率时钟。必须使用昂贵的元件和耗时的电路板布线技术来补偿这些缓冲器样式的时钟驱动器器件的功能性缺点。带锁相环的器件已被使用，以便克服这些缺点。带锁相环的时钟驱动器 第二种类的时钟分发器件使用反馈输入，该反馈输入是它其中一个输入的函数。反馈输入可从内部或从外部连接到元件。如果它是外部反馈，则设计一条线路将输出引脚连接到反馈引脚。这种类型的器件通常基于一个或多个锁相环，这些锁相环路用于校准反馈输入和基准输入的相位和频率。由于反馈输入是输出引脚的反射，则传

14、送延时可得到有效消除。除了很低的器件传送延时之外，这种类型的结构允许输出信号移相，以补偿电路板级的线路长度失配。输出可选择分频、倍频，或者反相，而与此同时也保持了很低的输出偏斜。锁相环有很多令人满意的特性，其中包括可以倍增时钟频率，纠正时钟占空比和取消输出时钟分发延时。最近几年，有很多带锁相环的时钟缓冲器问世，帮助实现时钟树的设计要求从输入信号到输出的零传送延时。完全集成的带锁相环可以同时将基准的相位与频率的输出校准。在下面几节中，我们将会看到一些比较常见的带锁相环的时钟缓冲器及其功能。零延时缓冲器 零延时缓冲器是一种可以将一个时钟信号扇出成多个时钟信号，并使这些输出之间有零延时和很低的偏斜的

15、器件。此器件很适合用于要求输入到输出和输出到输入的偏斜极小的各种时钟分发应用中。零延时缓冲器内置有一个使用基准输入和反馈输入的锁相环。反馈输入由其中一个输出驱动。相位检测器调整VCO的输出频率，使其两个输入没有偏斜或频率差。由于锁相环控制回路包括其中一个输出及其负载，它将动态补偿加在输出上的负载。这意味着从输入到输出有零延时（该输出驱动反馈，但不受输出负载的影响）。注意：这仅是受反馈输入监控的输出的情况，所有其它输出有输入到输出的延时，而该延时会受输出负载差异的影响。有关这一主题的讨论，请参见“提前或滞后调节”一节。提前或滞后调节 提前可定义为缓冲器跃迁输出在时间上早于输入基准信号。也可将它视

16、作负延时。另一方面，滞后是输出时钟跃迁在时间上迟于输入，是正延时。要调节CY2308上的输出提前或滞后，必须了解REF和FBK之间的关系以及驱动FBK的输出与其它输出之间的关系。首先，需要了解锁相环路的几个特性。锁相环在临界VDD/2下检测FBK引脚的相位，并将它和在相同临界VDD/2时REF引脚的相位进行比较。所有输出同时开始跃迁（包括驱动FBK的输出）。改变输出的负载将改变其上升时间，因此也改变输出到达VDD/2临界所需的时间。充分利用这些特性，就可以调节输出到达VDD/2临界与REF输入到达VDD/2临界的时间差。但是不能调节驱动FBK的输出：它在VDD/2时始终与REF输入之间有零延时

17、。给用于反馈的输出加较大的负载，将可在时间上提前于其它输出。通过给反馈的输出加较小的负载，将可在时间上迟于其它输出。图2.8显示输出移动相对于反馈输出和其它输出负载的差值的关系图，以微微秒为单位。大致原则是：根据负载差值，调节量为50ps/pF。注意：零延时缓冲器将始终自动调节，以保持输出的VDD/2点与基准VDD/2点之间为零延时。如果应用要求零延时缓冲器的输出与基准时钟芯片的另一个输出有零延时，则驱动零延时缓冲器的时钟芯片的输出所加的负载必须和时钟芯片的其它输出相同，否则零延时缓冲器的输出将提前或迟于其它那些输出。建议增加电容不要超过30pF，否则可能削弱时钟边沿，向输出添加更多抖动。用电

18、容器调节输出偏斜的提前或滞后有其优点。但是，由于电容器自身的差异，导致它也有不足。对于小的延时调节，使用与所需的提前或滞后时间匹配的线路延时会更精确。对于延时量较大的调节，应考虑使用可编程的偏斜器件，如CY7B994V。Clock Buffer BasicsClocks are the basic building blocks for all electronics today. For every data transition in a synchronous digital system, there is a clock that controls a register. Most

19、systems use Crystals, Frequency Timing Generators (FTGs), or inexpensive ceramic resonators to generate precision clocks for their synchronous systems. Additionally, clock buffers are used to create multiple copies, multiply and divide clock frequencies, and even move clock edges forwards or backwar

20、d in time. Many clock-buffering solutions have been created over the past few years to address the many challenges required by todays high-speed logic systems. Some of these challenges include: High operating and output frequencies, propagation delays from input to output, output to output skew betw

21、een pins, cycle-tocycle and long-term jitter, spread spectrum, output drive strength, I/O voltage standards, and redundancy. Because clocks are the fastest signals in a system and are usually under the heaviest loads, special consideration must be given when creating clocking trees. In this chapter,

22、 we outline the basic functions of non-PLL and PLL-based buffers and show how these devices can be used to address the high-speed logic design challenges.In todays typical synchronous designs, multiple clock signals are often needed to drive a variety of components. To create the required number of

23、copies, a clock tree is constructed. The tree begins with a clock source such as an oscillator or an external signal and drives one or more buffers. The number of buffers is typically dependent on the number and placement of the target devices. In years past, generic logic components were used as cl

24、ock buffers. These were adequate at the time, but they did little to maintain the signal integrity of the clock. In fact, they actually were a detriment to the circuit. As clock trees increased in speed and timing margins reduced, propagation delay and output skew became increasingly important. In t

25、he next several sections, we discuss the older devices and why they are inadequate to meet the needs of todays designs. The definitions of the common terms associated with modern buffers follow. Finally, we address the attributes of the modern clock buffer with and without a PLL. The FTG that is oft

26、en used as a clock source is a special type of PLL clock buffer.Clock SkewSkew is the variation in the arrival time of two signals specified to occur at the same time. Skew is composed of the output skew of the driving device and variation in the board delays caused by the layout variation of the bo

27、ard traces. Since the clock signal drives many components of the system, and since all of these components should receive their clock signal at precisely the same time in order to be synchronized, any variation in the arrival of the clock signal at its destination will directly impact system perform

28、ance. Skew directly affects system margins by altering the arrival of a clock edge. Because elements in a synchronized system require clock signals to arrive at the same time, clock skew reduces the cycle time within which information can be passed from one device to the next.As system speeds increa

29、se, clock skew becomes an increasingly large portion of the total cycle time. When cycle times were 50 ns, clock skew was rarely a design priority. Even if skew was 20% of the cycle time, it presented no problem. As cycle times dropped to 15ns and less, clock skew requires an ever-increasing amount

30、of design resource. Now typically, these high-speed systems can have only 10% of their timing budget dedicated to clock skew, so obviously, it must be reduced.There are two types of clock skew that affect system performance. The clock driver causes intrinsic skew and the printed circuit board (PCB)

31、layout and design is referred to as extrinsic skew. Extrinsic skew and layout procedures for clock trees will be discussed later in this book. The variation of time due to skew is defined by the following equation:tSKEW_INTRINSIC = Device Induced SkewtSKEW_EXTRINSIC = PCB + Layout + Operating Enviro

32、nment Induced SkewtSKEW = tSKEW_INTRINSIC + tSKEW_EXTRINSICIntrinsic clock skew is the amount of skew caused by the clock driver or buffer by itself. Board layout or any other design issues, except for the specification stated on the clock driver data sheet do not cause intrinsic skew.Output SkewOutput skew (tSK)is also referred to as pin-to-pin skew. Output skew is the difference between delays of any two outputs on the same device at identical transitions. Joint Electronic Device Engineering Council (JEDEC) defin