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1、VHDL语言真题精选2019年VHDL语言真题精选填空题1VHDL的客体，或称数据对象包括了常数、（）和（）。参考答案：变量variable；信号signal填空题2VHDL程序的基本结构至少应包括实体、（）两部分和对库的引用声明。参考答案：结构体填空题3编写一个数值比较器VHDL程序的进程（不必写整个结构框架），要求使能信号g低电平时比较器开始工作，输入信号p=q，输出equ为0，否则为1。参考答案： 填空题4信号的代入通常用（），变量用（）。参考答案：=；:=判断题5、Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数参考答案：对填空题6设D

2、0为1，D1为0，D2为1，D3为0，D3&D2&D1&D0的运算结果是“0101”，D1&D2&D3&D4的运算结果是“（）”。参考答案：1010填空题7 三态门电原理图如右图所示，真值表如左图所示，请完成其VHDL程序构造体部分。 参考答案： 填空题8在VHDL的常用对象中，信号、（）可以被多次赋予不同的值，常量只能在定义时赋值。参考答案：变量填空题9 根据下表填写完成一个3-8线译码器的VHDL程序。 参考答案： 填空题10位类型的初始化采用（字符/字符串）（）、位矢量用字符串。参考答案：字符填空题11 下面是三人表决器的VHDL描述，分析其实现机制，并说明三个不同的结构体分别用 了什么

3、描述方法。 参考答案： 填空题12进程执行的机制是敏感信号（）。参考答案：发生跳变填空题13结构体的描述方式有几种方式？各有什么特点？参考答案： 1.行为描述方式：只需描述输入与输出的行为，不关注具体的电路实现，一般通过一组顺序的VHDL进程来反映设计的功能和算法；2.数据流描述方式：这种描述将数据看成从设计的输入端到输出端，通过并行语句表示这些数据形式的改变，即信号到信号的数据流动的路径和形式进行描述；3.结构描述方式：多用在多层次的设计中，通过调用库中得元件或已经设计好的元件，进行组合来完成实体功能的描述，它只表示元件和元件之间的互连. 填空题14结构体有三种描述方式，分别是（）、行为、和

4、结构化。参考答案：数据流填空题15进程的敏感信号表具有什么作用？列出敏感信号时应注意什么？参考答案：敏感信号表中有多个敏感信号时，其中任一个信号的变化都会引起进程启动，写敏感信号表时，尽量将在进程中被读取的信号列全。若无敏感信号表，就必须放一个WAIT语句在进程内作为进程启动语句填空题16/=是（）操作符，功能是在条件判断是判断操作符两端不相等。参考答案：不相等填空题17VHDL语言数据对象有哪几种？参考答案：VHDL语言数据对象有信号，变量，常量。判断题18、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bott

5、om up）的设计方法。参考答案：错填空题19 指出下面的实体描述中存在的四处语法错误并改正。 参考答案： 判断题20、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。参考答案：错填空题21端口模式有哪几种？buffer类型与inout类型的端口有什么区别？参考答案： Out, in, inout, bufferout (输出):只能被赋值，用于不能反馈的输出；in (输入):只能读，用于时钟输入、控制输入单向数据输入；inout(输入输出) :既可读又可被赋值，被读的值是端口输入值而不是被赋值，作为双向端口。buffer(缓冲):类似于输出，但可以

6、读，读的值是被赋值，用做内部反馈用，不能作为双向端口使用。 更多内容请访问睦霖题库微信公众号判断题22、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。参考答案：错填空题23进程语句是设计人员描述结构体时使用最为频繁的语句，简述其特点。参考答案： 它可以与其它进程并发执行，并可存取结构体或实体中所定义的信号；进程结构中的所有语句都是按顺序执行的；为了启动进程，在进程结构中必须包含一个显式的敏感信号量表或者包含一个wait语句；进程之间的通信是通过信号量的传递来实现的。 填空题24简述VHDL程序的基本结构。参考答案： 库 library ieee;程序包 use iee

7、e std_logic_1164.all;实体 entity实体名 is结构体 architecture结构体名 of配置 填空题25简述信号与变量的区别。参考答案： 信号延时赋值，变量立即赋值信号的代入使用=，变量的代入使用：=；信号在实际的硬件当中有对应的连线，变量没有 填空题26VHDL程序一般包含几个组成部分？各部分的作用是什么？参考答案： 实体，结构体，库，程序包，配置实体：用于描述所设计系统的外部接口特性；即该设计实体对外的输入、输出端口数量和端口特性。结构体：用于描述实体所代表的系统内部的结构和行为；它描述设计实体的结构、行为、元件及内部连接关系。库：存放已经编译的实体、构造体、

8、程序包集合和配置。程序包：存放各设计模块都能共享的数据类型、常数和子程序库；配置：实体对应多个结构体时，从与某个实体对应的多个结构体中选定一个作为具体实现。 判断题27、若某变量被定义为数值型变量，未赋初始值时默认值为0。参考答案：错填空题28表达式C=A+B中，A、B、C的数据类型都是STD_LOGIC_VECTOR，是否能直接进行加法运算？说明原因和解决方法。参考答案：不能直接进行加法运算。因为+号只能对整数类型进行直接相加，如果要对STD_LOGIC_VECTOR数据类型进行+法操作，需要调用运算符重载，即在程序的开头打开IEEE.STD_LOGIC_UNSIGNED.ALL程序包，或者

9、把STD_LOGIC_VECTOR数据类型改为整数类型。判断题29、CONSTANT T2：std_logic = 0;参考答案：错填空题30进程设计要点是什么?参考答案： PROCESS为一无限循环语句PROCESS中的顺序语句具有明显的顺序/并行运行双重性进程内部只能加载顺序语句，但进程本身是并行语句出现在结构体中，它与其他并行结构或进程之间在结构体中是并行运行的进程语句本身是并行语句一个进程中只允许描述对应于一个时钟信号的同步时序逻辑进程必须由敏感信号的变化来启动敏感信号表中有多个敏感信号时，其中任一个信号的变化都会引起进程启动，写敏感信号表时，尽量将在进程中被读取的信号列全。无敏感信号

10、表，就必须放一WAIT语句在进程内作为进程启动语句信号是多个进程间的通信线在结构体中多个进程可以并行运行，多个进程之间的通信是通过信号来实现。因此，在任一进程的进程说明部分不允许定义信号 判断题31、VHDL语言与计算机C语言的没有差别。参考答案：错填空题32 编写一个2输入与门的VHDL程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构 参考答案： 判断题33、进程语句中，不管在何时，process语句后面必须列出敏感信号参考答案：错填空题34试举出两种可编程逻辑器件（）、FPGA。参考答案：CPLD判断题35、一个VHAL程序中仅能使用一个进程（process）语

11、句。参考答案：错填空题36 图中给出了4位逐位进位全加器，请完成其VHDL程序。 参考答案： 判断题37、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体参考答案：对填空题38进程必须位于（）内部，变量必须定义于（）内部。参考答案：结构体；进程/包/子程序填空题39（）是一个具有九值逻辑的数据类型。参考答案：标准逻辑（std_logic）判断题40、CONSTANT T2：std_logic = 0;参考答案：错填空题41赋值语句是（并行/串行）（）执行的，if语句是（并行/串行）（）执行的。参考答案：并行；串行填空题42 简述moore状态机和mealy状态机的区别。 参考

12、答案： 从输出的时序上看，Mealy机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的。Moore机的输出则仅为当前状态的函数，在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出的变化。Moore型状态机：次态=f（现状，输入），输出=f（现状）；Mealy型状态机：次态=f（现状，输入），输出=f（现状，输入）； 填空题43一个信号处于高阻（三态）时的值在VHDL中描述为（）。参考答案：Z填空题44digital_ _8标识符合法吗？参考答案：不合法填空题45请分别列举一个常用的库和程序包（）、use ieee.std_logic_1164.all。参

13、考答案：library ieee填空题46请列举三种可编程逻辑器件：EEPROM、（）、FPGA。参考答案：GAL填空题47（）语句各条件间具有不同的优先级。参考答案：IF填空题48根据已给出的全加器的VHDL程序，试写出一个4位逐位进位全加器的VHDL程序。参考答案： 填空题49判断CLK信号上升沿到达的语句是（）.参考答案：if clkevent and clk = 1 then填空题508digital标识符合法吗？参考答案：不合法填空题51并置运算符&的功能是（）。参考答案：把多个位或位向量合并为一个位向量填空题52简述CPLD与FPGA的异同。参考答案： CPLD是基于乘积项技术构造的可编程逻辑器，不需要配置外部程序寄存芯片FPGA基于查找表技术构造的可编程逻辑器，需要配置外部程序寄存芯片。 填空题53进程必须位于（）内部，变量必须定义于进程/包/子程序内部。参考答案：结构体填空题54用IF语句编写一个四选一电路，要求输入d0d3, s为选择端，输出y。参考答案： 填空题55VHDL语言中std_logic类型取值（）表示高阻，取值X表示不确定。参考答案：Z填空题56请简述自上至下硬件电路设计方法的基本过程。参考答案：规格设计；行为级描述；行为级仿真；RTL级描述；RTL级仿真；逻辑综合、优化；门级仿真、定时检查；输出门级网络表。填