锁相回路原理元件与电路架构.docx

1、锁相回路原理元件与电路架构鎖相迴路原理、元件與電路架構鎖相的觀念在1930年代發明後，很快地被廣泛運用在電子和通訊領域中，包含了記憶體、微處理器、硬碟驅動裝置等。高性能的積體電路也被廣泛地運用在高頻無線通訊及光纖通訊中，但此也意味著在同一個系統晶片內，所要面對介面電路和同步的問題也相對複雜。近十年來，積體電路不論是在晶片最高操作速度或是每顆晶片所整合之功能正以等比級數的速度成長。而高性能的積體電路也被廣泛地運用在高頻無線通訊及光纖通訊中。平行電腦，高解析圖形處理及網路骨幹等應用也都得利於近年來積體電路朝向便宜、密度高以及易使用趨勢。使這些應用不再是遙不可及的夢想。但此也意味著在同一個系統晶片內

2、，所要面對介面電路和同步的問題也相對複雜。鎖相的觀念在1930年代發明後，很快地被廣泛運用在電子和通訊領中，這些包含了記憶體、微處器、硬碟驅動裝置、射頻無線收發器和光纖收發器中。而單晶片鎖相迴路（PLL）更有助於發展高性能和低成本的電子系統。雖然在不同製程和應用中鎖相迴路的設計有相當的差異，但是它的基本觀念從那時發明後幾乎沒有改變過。鎖相迴路可視為一個輸出相位和輸入相位的回授系統。用以同步輸入參考訊號和回授後輸出信號。並讓其操作同樣的頻率。如(圖一)所示，簡單鎖相迴路3,4是由三個電路構成，分別為相位偵測器（Phase Detector）、迴路濾波器（Loop Filter）、壓控掁盪器（VC

3、O）。整個回授機制會藉由比較壓控掁盪器及參考訊號之間相位來改變壓控掁盪器的相位，最後使得這兩個訊號保持固定相位關係。而所謂的“鎖相”就是兩個相位之關係經由鎖相迴路達到固定的關係而不會隨時間改變。因此，相位是頻率對時間所積分而來，當迴路鎖定時，鎖相迴路會產生一個相對於輸入之小相位誤差的輸出，但其頻率是相同的。而如果這兩個條件有任一個不成立，鎖相迴路則處在沒有鎖定狀態。總結來說，鎖相迴路它將相位偵測器所得到的結果，經由迴路濾波器轉換成電壓形式的訊號去控制壓控振盪器相位。達到鎖定狀態時，輸入和輸出的頻率是完全相同的。(圖一)簡單鎖相迴路示意圖電荷幫浦式鎖相迴路雖然第一類鎖相迴路已被廣泛運用在數位形式

4、中，它們的缺點常阻礙了它在高效能積體電路中的使用，其中最大的問題就是受限的獲得（acquisition）範圍。假設一個鎖相迴路在開啟時，其掁盪器輸出之頻率和參考頻相差甚多時，迴路由未鎖定狀態到鎖定狀態是一個非常不線性的狀況，因為相位偵測器（Phase Detector）並不能判斷不相等頻率的兩訊號。鎖定的問題，使得上述之第一類鎖相迴路之間交互限制更加緊縮。如果減少濾波器之頻寬來抑制控制電壓上的擾動，但會使得獲得（acquisition）範圍減少。而在今日大部分的應用中，因為掁盪器的中心頻率會隨著製程和溫度變化，所以鎖相迴路通常需要一寬範圍的獲得（acquisition）範圍。電荷幫浦式鎖相迴路

5、5,6可以很容易和結合輔助頻率電路來增加頻率鎖定範圍。它結和頻率相位偵測器更廣泛被使用在今日大部分的應用中。電荷幫浦式鎖相迴路，如(圖二)所示。原先在圖一的相位偵測器被頻率相位偵測及電荷幫浦取代。電荷幫浦的作用是將頻率相位偵測器的狀態轉換成一個類比的輸出訊號去控制掁盪器。其中這四個電路主要功能如下：頻率相位偵器通常為一數位電路，其輸出為邏輯準位(U/D)訊號。電荷幫浦用以轉換邏輯準位(U/D)訊號為一電流訊號(Ip)。低通濾波器轉換器將電荷幫浦所產生電流訊號(Ip)轉換成一類比電壓訊號(VC)。此訊號也是鎖相迴路所謂的控制電壓。它對整個迴路的性能影響最大。掁盪器產生一輸出訊號，其頻率受控制電壓

6、(Vc)所控制。(圖二)電荷幫浦式鎖相迴路示意圖頻率相位偵測器 頻率相位偵器是一數位電路，它通常是由輸入參考訊號(R)和掁盪器回授訊號(V)的上升緣所驅動。如(圖三)所示，頻率相位偵器輸出訊號U和D可能會組成三個狀態。其中U和D同時為邏輯一的情形並不會發生。考慮訊號V上升緣發生時，會有三個事件可能會發生。頻率相位偵器會由狀態三轉到狀態二。而使D訊號為邏輯零。頻率相位偵器會由狀態二轉到狀態一。而使U訊號為邏輯一。頻率相位偵器保持相同的狀態。這時表示U已經動作了。同樣的方法，考慮訊號U上升緣發生時，會有三個事件可能會發生。頻率相位偵器會由狀態一轉到狀態二，而使U訊號為邏輯零。頻率相位偵器會由狀態二

7、轉到狀態三。而使D訊號為邏輯一。頻率相位偵器保持相同的狀態。這時表示D已經動作了。如果U和D是分別用以增加和減少振盪器回授訊號(V)的頻率，這個頻率相位偵測器就可以產生正確訊號來平衡兩個輸入訊號之頻率差。(圖四)為基本頻率相位偵測器電路圖。 (圖三)頻率相位偵測器狀態圖(圖四)基本頻率相位偵測器電荷幫浦電荷幫浦是由兩個相互匹配電流源組成，每一個電流源值為一固定值(Ip)，如(圖五)所示。電流是流出輸出點還是流入輸出點，是決定於兩個開關SU 和SD 的狀態。如果SU 關上也就是U為邏輯一，電流(Ip)會透過上面的電流源流出輸出點而對低通濾波器作充電的動作，反之，如果SD關上也就是D為邏輯一，電流

8、(Ip)會透過下面的電流源流入輸出點而對低通濾波器作放電的動作。如果不是這兩個狀態，兩個開關都會打開的狀態，則沒有電流對低通濾波器作充放電動作。此時的輸出點為一高阻抗點。(圖六)為一基本電荷幫浦電路圖。 (圖五)電荷幫浦示意圖(圖六)基本電荷幫浦電路圖低通濾波器大部分鎖相迴路的標準訂定來自低通濾波器設計。在一個迴路濾波器，額外的極點（poles）和零點（zeros）可以被加入於整個開迴路的轉移函數中。此轉移函數也訂義了整個鎖相迴路的雜訊和暫態性能。整個低通濾波器是利用被動元件組成，也可以用主動元件組成。而大部分是由被動元件組成，主要的原因是因為它較容易被分析，而架構相較於主動元件組成簡單。而它

9、的對雜訊的抑制力也比較強。低通濾波器通常會用ZLF(s)表示，如(圖七)所示，可以將一電流訊號轉換成電壓訊號。它們可以是一階、二階或是更高階的架構。(圖七)被動式低通濾波器電路圖壓控掁盪器如果一掁盪器的輸出頻率可以被一電壓訊號所控制，此一掁盪器就是所謂的壓控掁盪器（VCO）。我們可以定義一理想的壓控掁盪器為一電路可以產生一週期性輸出訊號，其頻率為一線性方程式。控制的參數為控制電壓(Vc)，如(圖八)所示。其輸出頻率值可以方程式一表示。其中(0 壓控掁盪器自由掁盪頻率（free-running frequency），KV 為控制增益以rad/s/V表示。由方程式一中可以簡單地看出因為(0 的存在

10、在一定控制電壓範圍下，輸出頻率不會接近零。換言之，控制電壓產生一頻率，其變化會在壓控掁盪器自由振盪頻率附近。在研究鎖相迴路時，通常都把壓控掁盪器視為一線性非時變的系統，而控制電壓視為這系統的輸入。輸出訊號的相位則被視為這系統的輸出。由於相位是頻率對時問作積分而來。所以輸出訊號的相位可以表示為：這透露了一個壓控掁盪器有趣的性質：要改變輸出相位，首先必需改變輸出的頻率，然後再由對時間作積分得到相位的改變。此外，輸出訊號的相位不能只靠當時控制電壓瞬間的值來決定，而是由控制電壓的歷史決定。(圖九)為一個四級環式掁盪器電路圖。 (圖八)壓控掁盪器示意圖(圖九)四級環式掁盪器CMOS鎖相迴路設計實例以設計

11、一個320MHz CMOS鎖相迴路為例，其參考訊號頻率20MHz。所以回授之除數(N)為16。整個鎖相迴路如圖二所示，除了回授路徑上加入一除數為16的除法器。在設計整個鎖相迴路首先就是要決定低通濾波器的參數值。以二階低通濾波器為例，以下為設計步驟：(1)為了得到相位邊限為60度以上，取r等於5，阻尼係數(等於1時)(2)再利用整個迴路頻寬設計為參考頻率的二十分之一。(3)再由阻尼係數公式求出C1和C2值。其中wz、wp分別為鎖相迴路閉迴路轉移函數中的零點和極點。由公式(三)就可以得到C1 是C2 的24倍。以電荷幫浦，如(圖七)所示，電流(Ip)為100uA，和壓控掁盪器，如(圖十)所示，控制

12、增益(Kv)為120MHz/V，可以得出電阻值(R)為8.34Kohm。C1 電容值為77pF而C2電容值為3.2pF。(圖十)為鎖相迴路佈局圖，它所使用的製程為台積電0.35um 1P4M，整個晶片面積為20301770，而(圖十一)為其佈局後鎖相迴路鎖定波形，可以從圖十二看出，一開始鎖相迴路的輸出頻率和參考頻率相差甚遠，經由整個閉迴路的機制，使得掁盪器的控制電壓慢慢接近參考頻率所對應的電壓值，最後經過一段時間，整個鎖相迴路會達到鎖定的狀態。(圖十)鎖相迴路佈局圖(圖十一)鎖相迴路鎖定波形結論在鎖相迴路發明之後約七十年，持續地在電子、通訊及儀器中找到新的應用，包含了記憶體、微處理器、硬碟驅動

13、器等等。而發展的趨勢也朝向低電壓、高速、面積小發展。這些都需要新的電路技巧去作提升，這也是從事電路設計者所努力的目標。（作者張湘輝為台大電子所博士班研究生；劉深淵為台大系統晶片中心研究教授）參考資料1 楊清淵 時脈同步器與頻率合成器之設計 博士論文，國立台灣大學電機工程研究所2 Behzad Razavi Design of Analog CMOS Integrated Circuits McGRAW-HILL3 F. M. Gardner, Phaselock techniques, 2nd ed. New York: Wiley, 1979.4 Dan H. Wolaver, Phase-

14、locked loop circuit design, Prentic-Hall, Inc. 1991.5 B. Razavi, Monolithic phase-locked loops and clock recovery, IEEE press, 1996.6 R. E. Best, Phase-locked loops: theory, design and applications, New York: McGraw-Hill, 1984.7 I. A. Young, J. K. Greason and K. L. Wong, A PLL clock generator with 5 to 110 MHz of lock range for microprocessors, IEEE J. Solid-State Circuits, vol. sc-27, pp. 1599-1607, Nov. 1992.8 W. S. T. Yan and H. C. Luong, A 900MHz CMOS low-phase-noise voltage-controlled ring oscillator IEEE Transactions on circuits and systems II, vol. 48, pp.216-221, Feb. 2001.