EDA课程设计T111齐利刚.docx

1、EDA课程设计T111齐利刚EDA设计小报告项目名称 数值比较排序器 专业班级 通信111 学生姓名 齐利刚 指导教师 李丽 2014年 6 月25日摘 要伴随着计算机、集成电路和电子设计技术的发展，EDA技术在过去的几十年里取得了巨大的进步。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件Quartus 等即可完成对系统硬件功能的实现。EDA技术研究的对象是电子设计的全过程，有上到下依次包括了系统级、电路级和物理级三个层次。本设计是通过Quartus 软件、Verilog HDL语言编程来设计实现两个八位二进制数值的比较，并且按大小顺序输出功能的数值比较排序器。

2、关键词：Quartus ；Verilog HDL；数值比较排序器AbstractWith the development of computers, integrated circuits and electronic design technology, EDA technology in the past few decades has made tremendous progress. EDA technology allows designers to work is limited to the use of the software approach, namely the use

3、 of a hardware description language and EDA software Quartus , etc. to complete the hardware capabilities of the system implementation. EDA technology research object is the whole process of electronic design, there is a turn to the next, including the system level, circuit level and physical level

4、three levels.The design is by Quartus software, Verilog HDL programming language design and implementation compare two eight binary values, and output functions in order of size numeric comparison sequencer.Keywords: Quartus ; Verilog HDL; Numerical comparison Sequencers目 录摘 要 IAbstract II第1章 绪论 11.

5、1 EDA技术的简介 11.1.1 EDA的工具软件 11.1.2 EDA的应用 11.1.3 EDA的设计方法 21.2 Verilog HDL简介 21.2.1 Verilog HDL的用途 21.2.2 Verilog HDL与VHDL的比较 3第2章 设计内容及要求 42.1 设计目的及主要任务 42.1.1 设计目的 42.1.2 设计任务及要求 42.2 设计思想 4第3章 数值比较排序器的设计 53.1 设计原理与方法 53.1.1 数值比较器 53.1.2 排序 73.2 系统电路的设计及原理说明 73.2.1 系统框图及说明 73.2.2 电路设计说明 7第4章 电路仿真 9

6、4.1 软件介绍和使用 94.1.1 软件介绍 94.1.2 软件使用方法 94.2 电路仿真 134.3 生成电路逻辑图 15结论 16参考文献 17附录1 18附录2 19致谢 20第1章 绪论1.1 EDA技术的简介20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便

7、快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。1.1.1 EDA的工具软件EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。目前进入我国并具有广泛影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软

8、件：Protel、Altium Designer、PSPICE、multisim12(原EWB的最新版本)、OrCAD、PCAD、LSIIogic、MicroSim、ISE、modelsim、Matlab等等。这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同时还可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。1.1.2 EDA的应用现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设

9、计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA设计可分为系统级、电路级和物理实现级。1.1.3 EDA的设计方法 (1) 前端设计(系统建模RTL 级描述)后端设计(FPGAASIC)系统建模。(2) IP复用。(3) 前端设计。(4) 系统描述：建立系统的数学模型。(5) 功能描述：描述系统的行为或各子模块之间的数据流图。(6) 逻辑设计：将系统功能结构化，通常以文本、原理图、逻辑图、布尔表达式来表示设计结果。(7) 仿真：包括功能仿真和时序仿真，主要验证系统功能正确性及时序特性。1.2 Verilog H

10、DL简介Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法

11、结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。1.2.1 Verilog HDL的用途Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年

12、末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，

13、因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。1.2.2 Verilog HDL与VHDL的比较(1)VHDLVHSIC(Very High Speed Integrated Circuit) HDL，由美国DOD支持开发的HDL，1987年成为IEEE 1076-1987 标准，后修订为IEEE 1076-1993 标准。(2)Verilog来自C

14、语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行；VHDL 来自ADA，语法严谨，比较难学，在欧洲和国内有较多使用者；(3)两者描述的设计层次有所不同：VHDL：系统级、行为级、RTL 级、门级；VerilogHDL：行为级、RTL 级、门级、开关级。第2章 设计内容及要求2.1 设计目的及主要任务2.1.1 设计目的(1)掌握在Quartus软件的使用方法，并能熟练的在Quartus环境中运用Verilog HDL语言完成一些简单程序的设计；(2)掌握数值比较排序器的设计原理。2.1.2 设计任务及要求根据已知条件，完成基于Quartus 的数值比较排序器的设计、连接与

15、仿真。该数值比较排序器须符合以下要求： 输入任意两个八位无符号的二进制数，然后通过比较器进行比较，如果两个数值相等，结果显示相等，如果两个数值不相等，则将比较的结果按数值的大小排列顺序并输出。2.2 设计思想如今已进入电子时代，各种电子产品为了实现某种功能，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就成为数值比较器。数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。比较结果有AB、AB、AB、A”，所有输入/输出都被拷贝到右边的一侧，这些正是我们希望的各个引脚，如图4-9所示。也可以只选其中的的一部分，根据实际情况决定。然后

16、单击屏幕右上脚的 “OK”。在出现的小屏幕上单击“OK”，这样我们就可以设置一系列仿真参数了，如图4-10所示。 图4-9 选择结点图4-10 设置参数点击快捷按钮，开始仿真，完成后得到波形如图4-11。图4-11 波形仿真结果首先，我们令A=10100010，B=00111110，然后将A和B输入到数值比较排序器中，经过数值的大小比较，得出AB，因此，将A的数值由D输出，B的数值由X输出，T为0值，即D=10100010,X=00111110,T=0。从而，验证了数值比较排序器的功能。4.3 生成电路逻辑图首先，在工具栏中点击Tools 然后选择Netlist Vievers，再点击RTL

17、viever,这样就生成了电路逻辑图，如图4-12所示。图4-12 生成逻辑图操作 首先，我们令A=10100010，B=00111110，然后将A和B输入到数值比较排序器中，经过数值的大小比较，得出AB，因此，将A的数值由D输出，B的数值由X输出，T为0值，即D=10100010,X=00111110,T=0。从而，验证了数值比较排序器的功能。所生成的逻辑图如图4-13所示。 图4-13 逻辑图结论通过这次课设，我对在Quartus环境中运用Verilog HDL语言设计方法构建具有一定逻辑功能的模块的应用更加熟练，对Quartus的应用和对Verilog HDL语言的使用有了进一步的加强。

18、本次设计的核心内容就是Quartus环境中，利用Verilog HDL语言设计出基于FPGA的数字钟。此次EDA课程设计对我们的总体电路的设计的要求更严格，需要通过翻阅复习以前学过的知识确立了实验总体设计方案，然后逐步细化进行各模块的设计；其次，在电路仿真的过程中总会出现一些问题，需要我们细心解决，所以这两周下来，我对电路故障的排查能力有了很大的提高；再次，通过此次课程设计，我对设计所用到的软件有了更加深刻地了解，这对我们以后的工作和学习的帮助都很有用处。当然，经过了课程设计，我也发现了自己的很多不足。但是通过自己的动手动脑，既增加了知识，又给了我专业知识以及专业技能上的提升，我也会更加努力，

19、认真学习，争取在以后的课程中做得更好！参考文献1 卢毅，赖杰. VHDL与数字电路设计. 科学出版社，2009.2 北京理工大学ASIC研究所.VHDL语言100例详解. 清华大学出版社，2001.3 杨丽英.电路EDA技术与应用. 清华大学出版社，2011.4 谢自美.电子线路设计(第二版).华中科技大学出版社,2000.5 赵世强.电子电路EDA技术.西安电子科技大学出版社，2006.附录1module dxpl(A,B,D,X,T);/定义模块名称为dxpl和用到的参数 input A,B; /输入参数声明 wire 7:0A,B; output D,X,T; /输出参数声明 reg T

20、; reg 7:0D,X;always(A,B,D,X,T) /开始 Begin /顺序执行 if(A=B) /判定A和B是否相等 begin /A和B相等 D=0; /将0值赋给D X=0; /将0值赋给X T=1; /将1值赋给T end else if(AB) /判定A是否大于B Begin /A大于B D=A; /将A的值赋给D X=B; /将B的值赋给X T=0; /将0值赋给T end else /A小于B的情况 Begin /A小于B D=B; /将B的值赋给D X=A; /将A的值赋给X T=0; /将0值赋给T end End /结束条件语句endmodule /结束模块附录2致谢在这次课设中，我首先要感谢学校给我们提供的机会，其次我要感谢我的指导教师李丽老师在课程设计上给予我的指导、提供给我的支持和帮助，这是我能顺利完成这次报告的主要原因，更重要的是老师帮我解决了许多技术上的难题，让我能把设计做得更加完善。在此期间，我不仅学到了许多新的知识，而且也开阔了视野，提高了自己的设计能力。最后，我要感谢帮助过我的同学，他们也为我解决了不少我不太明白的设计上的难题。同时也感谢学院为我提供良好的做课程设计的环境。最后再一次感谢所有在设计中曾经帮助过我的良师益友和同学。