allegro初级培训教材.docx

1、allegro初级培训教材allegro初级培训教材 培训对象： PCB工艺、中试 、标准化等部门需要评审PCB和看PCB图的工程师。培训目标：通过培训，能够把握在Allegro中审PCB图的方法和技巧。培训内容：CADENCE板级设计流程及各模块功能介绍板级设计的文件结构及工程的设置Allegro中的差不多操作Allegro中的PCB可生产性评审Allegro中的PCB可测试性评审Allegro中的PCB文件打印和文件的输出 CADENCE板级设计流程及各模块功能介绍概述CADENCE Design Systems Inc. 公司是全球最大的EDA厂商之一。具有EDA全线产品，包括系统顶层设

2、计及仿真、信号处理、电路设计及仿真、PCB设计及分析、FPGA及ASIC设计以及深亚微米IC设计等。其中：电路设计及仿真、PCB设计及分析属于板级设计范畴。板级设计初始界面- Project Manager，如图1。图1：Project Manager界面差不多模块功能介绍 Project Manager - 工程（项目）治理工具 Project Manager 是CADENCE板级设计工具治理器，是板级设计工具的整合环境。由此能够启动板级设计的所有模块。 如： Concept HDL - 原理图设计输入工具 Allegro - PCB设计系统 SpectraQuest SI Expert -

3、 高速电路板系统设计和分析 Part Developer - 原理图库建库工具（从Tools Library Tools - Part Developer 进入） Concept HDL - 原理图设计输入工具 Concept HDL 是一个完整的混合级设计输入工具，能够用多种方式输入设计信息。支持行为级和结构级的输入方式；支持Top-Down 设计；Concept HDL 与 Allegro 紧密集成。图2为Concept HDL界面。图2：Concept HDL界面 Allegro - PCB设计系统Allegro 按照价格有多种配置。如：Allegro Expert - PCB设计专家系

4、统；Allegro Designer - PCB设计系统；PCB Design Studio - PCB设计工具Allegro Expert - PCB设计专家系统的功能：能够同时处理48个信号层，无限制绘图层。能够进行SI、EMC、可测试性、可生产性等的在线分析。对预先设置的规则进行自动检查。有效的自动交互布局。与Spectra 自动布线器无缝连接，实现基于形状的无网格布线功能。能够输出多种生产加工数据，包括标准Gerber 文件，多种光绘机文件，D码表，装配图，测试针床数据，帖片机数据等等。具有其它通用PCB设计工具，以及CAD设计工具的接口。图3为Allegro Expert的界面。 图

5、3：Allegro界面 Part Developer - 原理图库建库工具 Part Developer是原理图库建库工具。界面见图4。图4：Part Developer界面 板级设计的文件结构及工程的设置 CADENCE的板级设计采纳工程或项目（Project）式的文件结构。名目及设置文件的构成如图5。图5：板级设计名目及设置文件的构成 当工程名目位置发生改变时，如设计从资料室转移到中试人员机器上，第一应该复原或者修改设置文件，还原设计环境，否则，无法读到完整的原理图。 由于公司的PCB文件包单独归档，只需看PCB文件（*.brd）时，直截了当用Allegro打开*.brd文件即可，不存在还

6、原设计环境咨询题。 （不需要启Project Manager。） Allegro中的差不多操作 在Allegro中进行PCB的评审时，需要把握以下的差不多操作：界面设置为了能够快捷地操作，应该有效地设置工具条。举荐的设置如图6：图6：举荐的工具条设置可视性及颜色设置 可视性及颜色设置通过进入。 如图7。 图7：可视性及颜色设置 Allegro 按照项目的属性分为 7个 Group。看图常用以下4个Group： Geometry - 器件外型的显示及丝印等 Manufacturing - 测试点标识（Probe-Bottom），孔径标识（Ncdrill-Figure）， 孔径表（Ncdrill-

7、Legend）等等 Stack-up - 电路层、焊盘、过孔等等 Component - 器件位号的显示及丝印等屏幕操作图形的缩放用以下图标： 系统定义功能键： F9 - 缩小 F10 - 放大滑屏操作： 三键鼠标： 按住中键，拖动鼠标。 双键鼠标： 同时按住两个键，拖动鼠标。点鼠标右键，可分不选 Done、Oops、Cancel ，完成操作、取消上一步操作、取消全部操作。操纵板如图8，在操纵板中能够：对电路层的可视性进行操纵。对过滤器进行操纵。看图在过过滤器中常用的项为：Comps、Symbols 和Nets。利用全局小窗口，进行导航。快速定位要查找的项目。图8： 操纵板的使用项目的高亮查找

8、与查询 项目的高亮查找：图形中，将所有的项目去高亮。点击高亮图标。在过滤器中选需要查找的项目，“” 处键入需查找的内容。利用全局小窗口，进行导航。能够快速定位要查找的项目。 项目的属性及内容查询：点击 图标， 或按“F5”功能键。在过滤器中选需要查询的项目，“” 处键入需查找的内容，或者直截了当点击项目。在弹出的窗口中显示了内容。如图9。图9：项目的属性及内容查询测距利用Allegro中的 Display - Measure 的功能，结合过滤器中，并合理设置Grid 能够对图进行距离的测量。 图10为对Pin 中心距的测量。图10：对Pin 中心距的测量 Allegro中的PCB可生产性评审

9、按照公司的PCB工艺要求和Allegro中功能，能够进行差不多的PCB可生产性评审。Allegro 无法将实际的器件与PCB封装进行比较来判定焊盘的尺寸与孔径的正确性。器件封装库由正确的原理图库和封装库保证。检查设计规则和运行DRC设计规则检查程序4.1.1 检查PCB中的设计规则（Constrain）是否符合公司的工艺要求。 与PCB可生产性有关的规则集要紧是间距，Spacing Rule Set。从 Setup Constrains 或点击图标 进入Constrains System Master。图11。图11：Constrains System MasterSet Standards

10、Values 进入板的缺省间距的设置。当表中显示xx时，表示规则集中有不同的值。图12。图12： Default Value Form从图11所示 Spacing rule set 的 Set values 可进入图13 规则集的设置表。扫瞄规则集，若设置符合公司的工艺要求，不要改动规则的操纵值。 若有小于公司规定值的项目，将其改为公司的规定值。图13 ：规则集的设置表 运行DRC设计规则检查程序Tools Update DRC 运行DRC设计规则检查程序。在可视性及颜色设置中打开有关的DRC项目，如图14 。由于电源和地层光绘有专门的处理，其与可生产性评审的关系不大，应将电源和地层的DRC关

11、掉。图14： DRC的可视性及颜色设置解读DRC内容Allegro 检查出PCB与设计规则冲突时，图上会显现DRC错误标记，如图 15。图 15：解读DRC需要了解实际值和规则确定的值时，按图16 操作，自动弹出所需了解的信息。图16：了解实际值和规则确定的值在评审时，应该注意确定那些是真正阻碍PCB可生产性的DRC错误。回流焊面的布局检查 为了高效而准确地检查回流焊面的布局，在PCB图中打开以下颜色：回流焊面的丝印和Place-Bound-top/bottom、焊盘、Package-top DRC （或Package-bottom DRC）。成效如图17 。图17：回流焊面的布局检查当有器件

12、间距冲突时，图中有以下标志。由于PCB上常有预留的调试用测试点，如焊示波器探头夹针等，或者有备用器件，评审时注意判不咨询题的真伪。由于公司不是所有的事业部在设计PCB封装时，就差不多将公司工艺对器件的间距要求设计到了封装库的 Place-Bound-Top 层。（如图18：CDMA事业部的PBGA封装，Place-Bound-Top 比器件体外扩了5毫米。） 因此，该项DRC检查只能按照库的准确情形作为参考。 随着公司的设计规范持续完善，依靠软件操纵设计的可生产性将能够实现。图18：考虑了间距要求的PBGA封装库波峰焊面的布局检查 在PCB图中打开以下颜色：波峰焊面的丝印和Place-Boun

13、d-top/bottom、焊盘、Package-top DRC （或Package-bottom DRC）。成效如图19 。图19：波峰焊面的布局检查 除按照上一条的方法检查间距之外，波峰焊面还应该检查器件的方向，器件较少时能够采纳目测的方法。器件较多时能够用 DFA Check 中的 Component-orientation-layer-audit 来检查。方法及设置见图20 。 （要按照板的实际情形设置。）运行Run Audit 即可图20 ： 器件的方向检查器件位号、极性标识、第1脚标识 在PCB图中打开以下颜色：元件面或焊接面丝印、焊盘、过孔的绿油层。高亮所有器件的第1脚。操纵板的设

14、置和显示成效如图21 。图21：目测检查器件位号、极性标识、第1脚标识 在图形中目测检查器件位号、极性标识、第1脚标识是否符合公司的要求。布线间距检查方法差不多在4.1 中介绍。绿油开窗 在PCB图中打开以下颜色：焊盘、过孔、相应的焊盘和过孔绿油层（Sold层）、丝印层。在Setup Drawing Options Display 中关闭 Filled pads and cline endcaps ，显示成效如图22 。目测绿油的开窗是否和符公司要求。图22：绿油开窗的检查光学定位标识快速检查光学定位标识的方法：打开元件面或焊接面丝印、焊盘、焊盘的绿油开窗。在Setup Drawing Opt

15、ions Display 中关闭 Filled pads and cline endcaps ；高亮光学定位标识的封装（如：CMAD 用MR*）显示成效如图23 。图23：快速检查光学定位标识目测光学定位标识的数量和位置。条码框及板名/编号 打开元件面丝印和元件面的Etch ，目测条码框及板名/编号是否符合公司要求。 Allegro中的PCB可测试性评审公司规定，关于使用Allegro 设计的PCB，归档时要提交以下两个与PCB可测试性有关的文件：Testprep.log - Allegro 测试点程序运行报告Untest.lst - PCB中不可测试网络的网络表文件 （该文件的生成方法参见N

16、OTES上资源共享栏目中的PCB的测试点设计）测试覆盖率Testprep.log 文件中包含了测试设置的条件，网络名称及其测试点的坐标。而且，从文件的尾部，能够直截了当看出测试覆盖情形。不可测试网络按照Untest.lst 能够：在Allegro 中观看不可测试网络的分布情形。将所有的项目全部去高亮。按图24 设置高亮板中所有的不可测试网络。 图24 ：设置高亮不可测试网络利用全局小窗口，进行导航。快速定位不可测试网络。图25。图25 ：快速定位不可测试网络判定PCB上是否最大限度地满足了可测试性要求。 按照高亮的不可测试网络，布线密度，是否有专门要求而不宜加测试点的信号，判定PCB上是否最大

17、限度地满足了可测试性要求。不可测试网络是否严峻阻碍单板的可测试性。 有些专门情形下，即使没有对每个网络增加测试点，但可不能阻碍单板的可测试性。如图26 ，蓝色三角形为测试点。布线密度缘故，单板中只有电阻网络输入端的红色高亮网络没有测试点，由于保证了每个电阻网络都有一个输入端是可测试的，因此，可不能阻碍单板的可测试性。 图26：不可测试网络是否严峻阻碍单板的可测试性 Allegro中的PCB文件打印和文件的输出PCB图的打印正确设置打印比例和打印内容 （ File Plot Setup ），见图27。图27：设置打印比例和打印内容 打印预览 （ File Plot Preview ）SMT 坐标

18、文件的输出 File Export Placement 在弹出的菜单中（如图28），选择器件的坐标原点。 图28：SMT 坐标文件的输出PCB 统计文件的输出Tools Report Summary Drawing Report 能够输出PCB 统计报告。见图29。 图29：PCB 统计文件的输出PCB 的孔图PCB 的孔图中包含了PCB外形尺寸及公差、拼板信息、PCB加工要求、叠板要求、孔图等信息。 当审板需要了解以上信息时，能够用图30的方法快速打开PCB孔图的Film。 孔图一样以*Drilldrw 命名。图30：快速打开PCB孔图的Film孔表叠板要求加工要求尺寸及公差要求 PCB孔图示例见图31。图31：PCB孔图示例由于时刻专门紧，本教材可能有疏漏。不当之处请指正。