数字电路逻辑设计第3章.ppt

1、第三章第三章 组合逻辑电路组合逻辑电路3.1 组合逻辑电路概述组合逻辑电路概述3.2 SSI构成的组合逻辑电路的分析和设计构成的组合逻辑电路的分析和设计3.3 常用的中规模组合逻辑电路的分析常用的中规模组合逻辑电路的分析3.4 用用MSI设计组合逻辑电路设计组合逻辑电路3.5 组合逻辑电路中的竞争组合逻辑电路中的竞争冒险冒险3.1 组合逻辑电路概述组合逻辑电路概述在在数数字字系系统统中中，按按照照结结构构和和逻逻辑辑功功能能的的不不同同将将数数字字逻逻辑辑电电路路分分为为两两大大类类，一一类类称称作作组组合合逻逻辑辑电电路路，另另一一类类称称作作时时序序逻逻辑辑电路。电路。组合逻辑电路在电路结

2、构上的特点是：组合逻辑电路在电路结构上的特点是：单单纯纯由由各各类类逻逻辑辑门门组组成成，逻逻辑辑电电路路中不含存储元件；中不含存储元件；逻逻辑辑电电路路的的输输入入和和输输出出之之间间没没有有反反馈通路。馈通路。3.2 SSI构成的组合逻辑电构成的组合逻辑电路的分析和设计路的分析和设计3.2.1 组合逻辑电路的分析组合逻辑电路的分析1.组合逻辑电路的分析步骤组合逻辑电路的分析步骤对对于于任任何何一一个个组组合合逻逻辑辑电电路路，分分析析的的基本步骤如下：基本步骤如下：（1）由由给给定定的的逻逻辑辑电电路路逐逐级级写写出出各各个个输输出出端端的的逻逻辑辑表表达达式式，最最后后得得到表示输出与输

3、入关系的逻辑表达式；到表示输出与输入关系的逻辑表达式；（2）化化简简和和变变换换逻逻辑辑表表达达式式为为最小项表达式；最小项表达式；（3）根根据据最最小小项项表表达达式式，列列出出真值表；真值表；（4）由由真真值值表表分分析析其其执执行行的的逻逻辑辑功功能；能；（5）评评价价原原设设计计电电路路，改改进进设设计计，寻找最佳设计方案。寻找最佳设计方案。2.组合逻辑电路的分析举例组合逻辑电路的分析举例3.2.2 组合逻辑电路的设计组合逻辑电路的设计1.组合逻辑电路的基本设计方法组合逻辑电路的基本设计方法组组合合逻逻辑辑电电路路的的设设计计，就就是是根根据据给给定定的的设设计计要要求求，设设计计出出

4、最最佳佳（或或最最简简）的的组组合合电电路路。以以SSI逻逻辑辑门门作作为为电电路路基基本本单单元元的的设设计计，其其最最佳佳的的含含义义是是，所所用用门门的的数数目目要要最最少少，而而且且各各门门输输入入端端的的数数目目和和电电路路的的级级数也要最少。数也要最少。组组合合逻逻辑辑电电路路的的设设计计方方法法，一一般般可可按如下步骤进行。按如下步骤进行。对对给给出出的的逻逻辑辑设设计计问问题题，进进行行逻逻辑辑抽抽象象。即即从从逻逻辑辑的的角角度度来来描描述述设设计计问问题题的的因因果果关关系系，再再根根据据因因果果关关系系确确定定输输入入变变量量和和输输出出变变量量，依依据据变变量量的的状状

5、态态进进行行逻逻辑辑赋赋值值，确确定定哪哪种种状状态态用用逻逻辑辑“0”表示，哪种状态用逻辑表示，哪种状态用逻辑“1”表示。表示。根根据据设设计计问问题题的的逻逻辑辑抽抽象象，列列出出逻逻辑真值表。辑真值表。根根据据真真值值表表，写写出出设设计计问问题题的的逻逻辑辑函数表达式。函数表达式。用用SSI逻逻辑辑门门实实现现组组合合逻逻辑辑设设计计时时，化化简简逻逻辑辑函函数数表表达达式式，得得到到最最简简的的逻逻辑辑函函数数表表达达式式；用用MSI集集成成组组件件实实现现组组合合逻逻辑辑设设计计时时，应应该该把把逻逻辑辑函函数数表表达达式式变变换换成成与与所所用用器器件件的的逻逻辑辑函函数数式式相

6、相同同或或类类似似的的适适当当形式。形式。按按最最简简或或适适当当形形式式的的逻逻辑辑函函数数表表达达式画出逻辑电路图。式画出逻辑电路图。2.用用SSI设计组合逻辑电路设计组合逻辑电路3.3 常用的中规模组合逻辑电路的分析常用的中规模组合逻辑电路的分析3.3.1 编码器编码器将将二二进进制制码码按按一一定定的的规规律律进进行行编编排排，使使每每一一组组代代码码具具有有一一定定的的含含义义（比比如如代代表表某某个个数数或或符符号号），这这一一过过程程称称为为编编码码。实实现现编编码码的的逻逻辑辑电路称为编码器。电路称为编码器。1.二二十进制编码器十进制编码器二二十十进进制制编编码码器器的的逻逻辑

7、辑功功能能是是将将十十进进制制的的十十个个数数字字（09）分分别别编编成成四四位位BCD码。码。2.二进制编码器二进制编码器二二进进制制编编码码器器的的逻逻辑辑功功能能是是将将2n个个输入信号，编成输入信号，编成n位二进制代码输出。位二进制代码输出。3.优先编码器优先编码器上上述述两两种种编编码码器器，在在任任一一时时刻刻，只只允允许许在在一一个个输输入入端端加加入入有有效效电电平平，当当两两个个以以上上输输入入端端加加入入有有效效电电平平时时，编编码码器器的输出状态将是混乱的。的输出状态将是混乱的。3.3.2 译码器译码器译译码码是是编编码码的的逆逆过过程程，它它的的逻逻辑辑功功能能是是将将

8、每每一一组组代代码码的的含含义义“翻翻译译”出出来来，即即将将每每一一组组代代码码译译为为一一个个特特定定的的输输出出信信号号表表示示它它原原来来所所代代表表的的信信息息。能能完完成成译译码码功功能能的逻辑电路称为译码器。的逻辑电路称为译码器。1.二进制译码器二进制译码器二进制译码器的原理图如图二进制译码器的原理图如图3-3-6所示。所示。图3-3-6 二进制译码器原理框图2.二二十进制译码器十进制译码器二二十十进进制制译译码码器器的的逻逻辑辑功功能能是是将将四四位位BCD码码的的十十组组代代码码翻翻译译成成十十组组高高、低低电电平输出信号，代表十进制数码。平输出信号，代表十进制数码。3.显示

9、译码驱动器显示译码驱动器在在数数字字系系统统中中，常常常常需需要要将将某某些些数数字字或或运运算算的的结结果果显显示示出出来来。数数字字显显示示电电路路通通常由译码器、驱动器和显示器三部分组成。常由译码器、驱动器和显示器三部分组成。3.3.3 数据分配器和数据选择器数据分配器和数据选择器1.数据分配器数据分配器在在数数据据传传输输过过程程中中，完完成成将将一一路路输输入入数数据据分分配配到到多多路路输输出出端端的的电电路路称称为为数数据据分分配配器器。它它是是一一种种单单路路输输入入，多多路路输输出出的的逻逻辑辑器器件件，从从哪哪一一路路输输出出由由当当时时的的地地址址控控制制端决定。端决定。

10、2.数据选择器数据选择器在在数数据据传传输输过过程程中中，经经常常遇遇到到需需要要把把其其中中的的某某一一路路信信号号挑挑选选出出来来。能能完完成成这这一一功功能能的的逻逻辑辑部部件件，称称为为数数据据选选择择器器（或或多多路路开开关关）。它它是是一一种种多多路路输输入入，单单路路输输出出的的逻逻辑辑器器件件，从从哪哪一一路路输输入入由由当当时时的的地地址址控制端决定。控制端决定。（1）双四选一数据选择器双四选一数据选择器图图3-3-15示示出出了了双双四四选选一一数数据据选选择择器器74LS153的的逻逻辑辑电电路路图图和和逻逻辑辑符符号号图图，其其中包含两个完全相同的四选一数据选择器。中包

11、含两个完全相同的四选一数据选择器。图图3-3-15 74LS153的逻辑电路图及逻辑符号图的逻辑电路图及逻辑符号图（2）八选一数据选择器八选一数据选择器八八选选一一数数据据选选择择器器74LS151的的逻逻辑辑电电路图和逻辑符号图如图路图和逻辑符号图如图3-3-17所示。所示。图3-3-17 74LS151的逻辑电路图及逻辑符号图3.3.4 数值比较器数值比较器在在数数字字和和计计算算机机系系统统中中，经经常常需需要要比比较较两两个个数数的的大大小小。能能执执行行两两数数比比较较功功能能的的数数字字逻逻辑辑电电路路，称称为为数数值值比比较较器器。用用来来比比较较的的两两个个数数可可以以是是二二

12、进进制制数数，也也可可以以是是其其他他进进制制数数。下下面面以以二二进进制制数数为为例例，讨讨论论数数值比较器的构成和工作原理。值比较器的构成和工作原理。1.一位数值比较器一位数值比较器A和和B均均为为1位位二二进进制制数数，进进行行数数值值比比较，比较结果只能有较，比较结果只能有3种情况：种情况：AB，应使比较器的输出应使比较器的输出Y(AB)=1;A=B，应使比较器的输出应使比较器的输出Y(A=B)=1;AB，应使比较器的输出应使比较器的输出Y(AB)=1。2.多位数值比较器多位数值比较器3.3.5 算术运算电路算术运算电路算算术术运运算算电电路路是是数数字字计计算算机机系系统统中中不不可

13、可缺缺少少的的组组成成单单元元，应应用用十十分分广广泛泛。在在数数字字计计算算机机中中，加加、减减、乘乘、除除运运算算都都可可以以通通过过加加法法运运算算实实现现，因因此此加加法法器器是是最最基基本本的算术运算单元。的算术运算单元。1.一位加法器一位加法器（1）半加器半加器半半加加，是是指指只只考考虑虑本本位位两两个个一一位位二二进进制制数数相相加加，而而不不考考虑虑来来自自低低位位的的进进位位的的运运算。算。（2）全加器全加器全全加加，是是指指本本位位两两个个一一位位二二进进制制数数相相加加时时，还还要要考考虑虑来来自自低低位位的的进进位位的的运运算算。实现全加运算的逻辑电路称为全加器。实现

14、全加运算的逻辑电路称为全加器。2.多位加法器多位加法器要要实实现现两两个个多多位位二二进进制制数数相相加加，根根据据进进位位信信号号连连接接方方式式的的不不同同，多多位位加加法法器器可可分为串行进位加法器和超前进位加法器。分为串行进位加法器和超前进位加法器。（1）串行进位加法器串行进位加法器由由于于两两个个多多位位二二进进制制数数相相加加时时每每一一位位都是带进位相加的，所以可使用全加器。都是带进位相加的，所以可使用全加器。（2）超前进位加法器超前进位加法器为为了了提提高高运运算算速速度度，必必须须设设法法减减小小或或去去除除由由于于进进位位信信号号逐逐级级传传送送所所花花的的时时间间，或或者

15、者使使每每位位的的进进位位只只由由加加数数和和被被加加数数来来决决定而与低位的进位信号无关。定而与低位的进位信号无关。3.一位加减器一位加减器在在控控制制变变量量的的作作用用下下，既既能能做做加加法法运运算算又又能能做做减减法法运运算算的的逻逻辑辑电电路路称称为为加加减减器器。下面我们分析一位全减器。下面我们分析一位全减器。假假定定一一位位二二进进制制数数Ai为为被被减减数数，Bi为为减减数数，来来自自低低位位的的借借位位用用Cb表表示示，Di为为全全减器的全减差，减器的全减差，Cb为借位输出。为借位输出。3.3.6 奇偶校验器奇偶校验器/发生器发生器数数字字信信息息在在传传输输过过程程中中，

16、由由于于存存在在着着不不可可避避免免的的干干扰扰，二二进进制制信信息息的的传传输输可可能能出出现现误误码码（“1”变变为为“0”，“0”变变为为“1”），检检测测发发生生误误码码的的一一种种最最简简单单的的方方法法称称作作奇奇偶偶校校验验。这这种种方方法法是是在在有有效效信信息息位位之之外外增增加加一一位位奇奇或或偶偶校校验验位位，也也称称为为监监督督码码元元，利利用用这这一一校校验验位位，使使传传输输的的每每一一个个码码组组中中“1”的的个个数数为为奇奇数数（奇奇校校验）或偶数（偶校验）。验）或偶数（偶校验）。1.奇偶校验原理电路奇偶校验原理电路假假定定输输入入变变量量A、B、C是是3位位有有效效信信息息码码，PO为为奇奇校校验验输输出出函函数数，PE为为偶偶校校验验输出函数。其真值表如表输出函数。其真值表如表3-3-15所示。所示。2.中规模奇偶校验电路中规模奇偶校验电路74LS280图图3-3-30所所示示为为中中规规模模9位位奇奇偶偶校校验验器器/发发生生器器74LS280的的逻逻辑辑电电路路和和逻逻辑辑符符号号图图。图3-3-30 74LS280的等效逻辑电路及逻辑符号3.奇