EDA考试.docx

1、EDA考试1EDAElectronic Design Automation2GALGeneric Array Logic3CPLDComplex Programmable Logic Device4FPGAField Programmable Gate Array5EABembedding array block6SOPCsystem on a programmable chip7VHDLVery-high-speed Integrated Circuit Hardware Description Language8IEEEThe institute of Electrical and Ele

2、ctronics Engineers9ISPIn-System Programmability10PACProgrammable Analog Circuits11HDLHardware Description Language12SOCsystem on a chip13OLMCOutput Logic Macro Cell14ASICApplication Specific Integrated Circuits15JTAGJoint Test Action Group16LUTLook Up Table17BSTBoard Scan Test18ICRIn Circuit Reconfi

3、gurability19LELogic Element20EEPROMElectrically Erasable Programmable Read Only Memory21SRAMStatic Random Access Memory22LABLogic Array Block23PROMProgrammable Read Only Memory24ICIntegrated Circuit25EABembedding array block26IPIntellectual Property27PLAProgrammable Logic Array28GRPGlobal Routing Po

4、ol29PIAProgrammable Interconnect Array二、改错题指出下列程序设计元件的中文名，指出语法错误并改正，给出改正后的时序图：1、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK，RST，ENA: IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B

5、 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, RST, ENA)BEGINIF RST = 1 THEN CQI =0000;0000ELSIF CLKEVENT AND CLK = 1 THENIF ENA =1THEN CQI = CQI + 1;1ELSE CQI = 0000;END IF;END IF;OUTY = CQI ;END PROCESS;COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END behav;含异步清0和同步时钟使能的4位加法计数器、LIB

6、RARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 ISPORT ( CIN : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT : OUT STD_LOGIC_VECTOR);END ADDER8;ARCHITECTURE behav OF ADDER8 ISSIGNAL SINT :OUTSTD_LOGIC_VECTOR(8 DOWNTO

7、 0);BEGINSINT:=(0& A) + B + CIN ; =S = SINT(7 DOWNTO 0);COUT = SINT(8);END behav;8位硬件加法器3、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLK_6D ISPORT (CLK,RST: IN STD_LOGIC;CLK_OUT: OUT STD_LOGIC);END CLK_6D;ARCHITECTURE ONE OF CLK_6D IS

8、VARIABLETEMP:STD_LOGIC; SIGNALBEGINPROCESS(CLK)VARIABLE CNT6D: INTEGER RANGE 0 TO 3;CONSTANT SIGN: INTEGER:=2;BEGINIF (RST =“1”) THEN TEMP =“0”; 1 , 0ELSIFCLKEVENT AND CLK=1THEN (CLKEVENT AND CLK=1)IF (CNT6D = SIGN) THENCNT6D := 0;TEMP = NOT TEMP;ELSE CNT6D := CNT6D+1;END IF;END IF;END PROCESS;CLK_O

9、UT yyyyyyyy null;end case;end process;end one;8-3线译码器、library ieee;use ieee.std_logic_1164; 少.all;entity piso isport(reset,clock: in std_logic;parallelnum: in std_logic_vector(3 downto 0);serialout: out std_logic );end;architecture convert of piso isbeginprocess(clock)variable i: integer range 0 to

10、3;beginif reset=1 theni:=0;elsif rising_edge(clock) thenserialout=parallelnum(i);if i3 theni:=i+1;elsei:=0;end if;end if;少end process;end;并串转换、library ieee;use ieee.std_logic_1164.all;entity is 少FreDeviderport (Clkin: in std_logic;Clkout: out std_logic);end;architecture Devider of FreDevider isconst

11、ant N: integer:=3;signal counter: integer RANGE 0 TO N;signal Clk: std_logic;beginprocess(Clkin)beginIF rising_edge(Clkin) thenIF counter=N thenCounter=0;Clk= Not Clk;ElseCounter=Counter+1;End IF;少End IF;End process;Clkout=Clk;End;8分频7、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY counter ISPORT (

12、 reset: IN STD_LOGIC;clock: IN STD_LOGIC;num: buffer integer range 0 to 3；多一个“；”);END;ARCHITECTURE behav OF jishu IS .jishu改为counterBeginProcess(reset,clock)BeginIf reset=1 thennum=0;Elsif rising_edge(clock) thenIf num=3 thennum=0;elsenum=num+1;少end if;end if;end process;end;功能：4进制计数器8、少LIBRARY IEEE

13、;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX ISPORT (Data0,Data1,Data2,Data3:IN Std_Logic_Vector(7 downto 0);sel: IN STD_Logic_Vector(1 downto 0);DOUT: OUT Std_Logic_Vector(7 downto 0);END;ARCHITECTURE DATAflow OF MUX ISBEGINif sel SELECTif改为WITHDOUT=Data0 WHEN “00”,Data1 WHEN “01”,Data2 WHEN “10”,Data3

14、WHEN “11”,“00000000” WHEN OTHERS;END;功能：8路4选1复用器9、给出下列程序设计元件实现的功能，简要分析工作原理或画出时序图，指出语法错误并改正。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPORT( s2,s1,s0: IN STD_LOGIC;d3,d2,d1,d0:IN STD_LOGIC;d7,d6,d5,d4:IN STD_LOGIC;y:OUT STD_LOGIC);END LX3_1;ARCHITECTURE on

15、e OFLX8_1IS LX3_1SIGNAL s:STD_LOGIC( DOWNTO 0);STD_LOGIC_VECTOR(2 DOWNTO 0)BEGINS:=s2&s1&s0; =y=d0 WHEN s=000 ELSEd1 WHEN s=001 ELSEd2 WHEN s=010 ELSEd3 WHEN s=011 ELSEd4 WHEN s=100 ELSEd5 WHEN s=101 ELSEd6 WHEN s=110 ELSEd7;END one;功能：8选1数据选择器工作原理：d7d0是数据输入端，s2、s1和s0是控制输入端，Y是数据输入端。当s2s1s0=000时，d0数据

16、被选中，输出y=d0；当s2s1s0=001时，d1数据被选中，输出y=d1；依次类推。10、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED;STD_LOGIC_UNSIGNED.ALLENTITY LX3_2 ISPORT(CLK,CLR,OE:IN BIT;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_2;ARCHITECTURE struc OF LX3_2 ISVARIABLEQ_TEMP:

17、STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALBEGINPROCESS(CLR)PROCESS(CLK)BEGINIF CLR=0 THEN Q_TEMP=00000000;00000000ELSIF CLK=1 THENQ_TEMP=D;ELSE Q_TEMP=Q_TEMP;END IF;END PROCESS;Q=Q_TEMP WHEN OE=1 ELSEZZZZZZZZ;.END struc;功能： 带三态输出的8位D锁存器时序图：（根据给出的输入测试向量画出输出Q的时序图）11、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

18、SE IEEE.STD_LOGIC_UNSIGNED;.USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 ISPORT( A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);B :INSTD_LOGIC(3 DOWNTO 0);STD_LOGIC_VECTORGT,LT,EQ: OUT STD_LOGIC);END LX3_2;ARCHITECTURE one OFLX8_2IS LX3_2BEGINPROCESS(A,B)BEGINGT=0;LT=0;EQB THEN GT=”0”;.0ELSIF AB THEN LT=”0”;.0E

19、LSE EQB时，大于输出端GT=1；当AB时，小于输出端LT=1；当A=B时，等于输出端EQ=1。12、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_3 ISPORT ( CLK,RST,ENA:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT:OUT STD_LOGIC);END LX3_3;ARCHITECTURE one OF LX3_3 ISVARIABLEQI:STD_LOGIC_VECTOR(7 DOWN

20、TO 0);SIGNALBEGINPROCESS(RST,ENA)PROCESS(CLK,RST,ENA)BEGINIFRST=”1”THEN QI=00000000;RST=1ELSIF CLKEVENTORCLK=1 THENANDIF ENA=1 THENQI=QI+1;END IF;END IF;Q=QI;END PROCESS;COUT=QI(0) AND QI(1) AND QI(2) AND QI(3) AND QI(4) AND QI(5) AND QI(6) AND QI(7);END one;功能：带复位和使能控制的8位二进制加法计数器工作原理：CLK是时钟输入端。RST是

21、复位控制输入端，当RST=1时，计数器被复位。ENA是使能控制输入端，当ENA=1时，计数器工作，当ENA=0时，计数器状态不变（保持）。在EN1=1和RST=0时，电路每接到一个CLK时钟的上升沿，计数器状态加1。当计数器状态为“11111111”（最大值）时，进位输出COUT=1，产生向高位的进位。1、简述电子设计技术的发展电子设计技术的发展：应用SSI数字电路芯片应用MCU微控制器 or单片机（电子系统智能化）FPGA/CPLD现场可编程/复杂可编程逻辑器件（EDA基础）2、图示阵列完成的是什么功能？3、简述自顶向下的系统设计方法自顶向下（top-to-down）：基于EDA技术顶：?

22、系统功能向下：系统分为若干功能模块步骤：1.采用完全独立于目标芯片物理结构的硬件描述语言HDL（Hardware Description Language）,对系统的基本功能（行为）进行描述和定义。2.多层次仿真，完成功能确认。3.功能描述具体目标芯片的网表文件。4.逻辑映射，布局布线。5.利用仿真文件进行功能、时序验证确保系统性能。4、菊花链下载时，器件位置如何确定？在串行片数不超出接口的驱动能力时，器件位置由器件识别码确定器件前后芯片内存储器短路、端口模式有几种？INOUTINOUT BUFFER6、简述在系统编程技术的特点特点：不用编程器，直接在用户的目标系统中或线路板上直接对PLD器件

23、编程1、装配后编程下载2、根据需要对系统的硬件功能实时加以修改3、不改变系统硬件结构情况下，重构逻辑4、系统不停止工作时进行远程硬件升级7、简述EDA工具的FPGA/CPLD开发流程8、设计时怎样选择CPLD和FPGA器件1、I/O口定义：资源是否够用。 2、逻辑资源：GLB 查阅宏单元库（门、触发器、计数器、MUX等，约200种）。 3、方程实现部分的估算。 4、资源利用率：（取50%）9、指出时序电路描述定义方式，给出CLK信号上升沿检测语句用不完整条件语句定义时序电路： CLKEVENT AND CLK = 1risen_edge(CLK)10、指出端口模式BUFFER与INOUT的不同

24、之处INOUT： 输入输出端口。 BUFFER：只能将输出的数据反馈输入，不能输入外部数据11、给出PROM、FPLA、PAL、GAL结构异同点与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可组态12、给出CPLD和FPGA的主要异同CPLD：基于乘积项，编程。 FPGA：基于查找表，配置13、给出信号、变量的异同点。数据对象基本用法适用范围赋值表示和特性Signal电路中信号连线整个结构体内= 进程最后赋值Variable进程中数据存储进程中使用:=立即赋值14、列举5条以上VDHL与计算机语言的主要不同之处VHDL是硬件描述语言，用于硬件器件的设计；实体定义元件的输入输出接口； 结构体定义元件的行为逻辑功能； 数据对象信号用于描述电路中信号连线； 进程必须由敏感信号的变化来启动； 信号上升下降沿事件监测； 用不完整条件语句定义时序电路； 仿真延时、固有延时和传输延时赋值