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1、计算机组成原理蒋本珊第五章第五章 如何区别存储器和寄存器？ 两者是一回事的说法对吗？解：存储器和寄存器不是一回事。存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。寄存器属于CPU 的一部分，访问寄存器的速度很快。 存储器的主要功能是什么？ 为什么要把存储系统分成若干个不同层次？ 主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。存储系统是由几个容量、速度和价格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以

2、分为两个层次，其中高速缓存和主存间称为Cache 主存存储层次（Cache 存储系统） ；主存和辅存间称为主存 辅存存储层次（虚拟存储系统） 。 什么是半导体存储器？ 它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。半导体存储器具有容量大、速度快、体积小、可靠性高等特点。半导体随机存储器存储的信息会因为断电而丢失。 SRAM 记忆单元电路的工作原理是什么？ 它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由 个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。DRAM 记忆单元可以由 个和单个

3、MOS管组成，利用栅极电容存储信息，需要定时刷新。 动态RAM 为什么要刷新？ 一般有几种刷新方式？ 各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。常见的刷新方式有集中式、分散式和异步式 种。集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。异步方式虽然也有死区，但比集中方式的

4、死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。 一般存储芯片都设有片选端 ，它有什么用途？解：片选线用来决定该芯片是否被选中。，芯片被选中；1，芯片不选中。 DRAM 芯片和SRAM 芯片通常有何不同？解：主要区别有： DRAM 记忆单元是利用栅极电容存储信息；SRAM 记忆单元利用双稳态触发器来存储信息。 DRAM 集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。 SRAM 芯片需要有片选端 ，DRAM 芯片可以不设，而用行选通信号、列选通兼作片选信号。 SRAM 芯片的地址

5、线直接与容量相关，而DRAM 芯片常采用了地址复用技术，以减少地址线的数量。 有哪几种只读存储器？ 它们各自有何特点？解：MROM ：可靠性高，集成度高，形成批量之后价格便宜，但用户对制造厂的依赖性过大，灵活性差。PROM ：允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。写入都是不可逆的，所以只能进行一次性写入。EPROM ：不仅可以由用户利用编程器写入信息，而且可以对其内容进行多次改写。EPROM 又可分为两种：紫外线擦除（UVEPROM）和电擦除（EEPROM） 。闪速存储器：既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了EEPROM

6、 和RAM 的优点。 说明存取周期和存取时间的区别。解：存取周期是指主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。存取时间是指从启动一次存储器操作到完成该操作所经历的时间。存取周期一定大于存取时间。 一个K 的存储芯片需要多少根地址线、数据输入线和输出线？解：需要 根地址线， 根数据输入和输出线。 某机字长为 位，其存储容量是KB ，按字编址的寻址范围是多少？ 若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：某机字长为 位，其存储容量是KB ，按字编址的寻址范围是KW 。若主存以字节编址，每一个存储字包含 个单独编址的存储字节。假设采用大端

7、方案，即字地址等于最高有效字节地址，且字地址总是等于 的整数倍，正好用地址码的最末两位来区分同一个字中的 个字节。主存字地址和字节地址的分配情况如图- 所示。 一个容量为K 位的存储器，其地址线和数据线的总和是多少？ 当选用下列不同规格的存储芯片时，各需要多少片？K位，K位，K位，1K位，K位，K位。解：地址线 根，数据线 根，共 根。若选用不同规格的存储芯片，则需要：K位芯片片，K位芯片片，K位芯片片，K位芯片片，K位芯片16片，K位芯片 片。 现有 的存储芯片，若用它组成容量为K 的存储器。试求：（） 实现该存储器所需的芯片数量？（） 若将这些芯片分装在若干块板上，每块板的容量为K ，该存

8、储器所需的地址线总位数是多少？ 其中几位用于选板？ 几位用于选片？ 几位用作片内地址？解：（） 需 的芯片 片。（） 该存储器所需的地址线总位数是位，其中位用于选板，位用于选片，10位用作片内地址。 已知某机字长 位，现采用半导体存储器作主存，其地址线为 位，若使用K 的SRAM 芯片组成该机所允许的最大主存空间，并采用存储模板结构形式。（） 若每块模板容量为K ，共需多少块存储模板？（） 画出一个模板内各芯片的连接逻辑图。解：（） 根据题干可知存储器容量为 KB ，故共需 块存储模板。（） 一个模板内各芯片的连接逻辑图如图- 所示。 某半导体存储器容量K ，可选SRAM 芯片的容量为K ；地

9、址总线A A （低） ，双向数据总线D D （低） ，由RW线控制读写。请设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑及片选信号的极性。解：存储器的逻辑图与图唱 很相似，区别仅在于地址线的连接上，故省略。地址分配如下： 现有如下存储芯片：K 的ROM 、K 的RAM 、K 的ROM 。若用它们组成容量为KB 的存储器，前KB 为ROM ，后KB 为RAM ，CPU 的地址总线 位。（） 各种存储芯片分别用多少片？（） 正确选用译码器及门电路，并画出相应的逻辑结构图。（） 指出有无地址重叠现象。解：（） 需要用K 的ROM 芯片 片，K 的RAM 芯片片。不能使用K 的ROM 芯片，因为

10、它大于ROM 应有的空间。（） 各存储芯片的地址分配如下： 用容量为K 的DRAM 芯片构成KB 的存储器。（） 画出该存储器的结构框图。（） 设存储器的读写周期均为 s ，CPU 在s 内至少要访存一次，试问采用哪种刷新方式比较合理？ 相邻两行之间的刷新间隔是多少？ 对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（） 存储器的结构框图如图- 所示。（） 因为要求CPU 在s 内至少要访存一次，所以不能使用集中刷新方式，分散和异步刷新方式都可以使用，但异步刷新方式比较合理。相邻两行之间的刷新间隔 最大刷新间隔时间 行数 ms s 。取 s ，即进行读或写操作 次之后刷新一行。对全部存储单

11、元刷新一遍所需的实际刷新时间 s s 有一个 位机，采用单总线结构，地址总线 位（A A ） ，数据总线 位（D D ） ，控制总线中与主存有关的信号有MREQ（低电平有效允许访存）和RW（高电平为读命令，低电平为写命令） 。主存地址分配如下：从 为系统程序区，由ROM 芯片组成；从 为用户程序区；最后（最大地址）K 地址空间为系统程序工作区。（上述地址均用十进制表示，按字节编址。）现有如下存储芯片：K 的ROM ，K 、K 、K 、K 的SRAM 。请从上述规格中选用芯片设计该机主存储器，画出主存的连接框图，并请注意画出片选逻辑及与CPU 的连接。解：根据CPU 的地址线、数据线，可确定整个

12、主存空间为K 。系统程序区由ROM 芯片组成；用户程序区和系统程序工作区均由RAM 芯片组成。共需：K 的ROM 芯片 片，K 的SRAM 芯片 片，K 的SRAM 芯片 片。主存地址分配如图- 所示，主存的连接框图如图- 所示。 某半导体存储器容量KB ，其中固化区KB ，可选EPROM 芯片为K ；可随机读写区KB ，可选SRAM 芯片有：K 、K 、K 。地址总线A A （A 为最低位） ，双向数据总线D D （D 为最低位） ，RW控制读写，MREQ为低电平时允许存储器工作信号。请设计并画出该存储器逻辑图，注明地址分配、片选逻辑、片选信号极性等。 某机地址总线 位A A （A 为最低位

13、） ，访存空间KB 。外围设备与主存统一编址，IO 空间占用FC FFFFH 。现用 芯片（K ）构成主存储器，请设计并画出该存储器逻辑图，并画出芯片地址线、数据线与总线的连接逻辑以及行选信号与列选信号的逻辑式，使访问IO 时不访问主存。动态刷新逻辑可以暂不考虑。解：存储器逻辑图如图- 所示，为简单起见，在图中没有考虑行选信号和列选信号，行选信号和列选信号的逻辑式可参考下题。在KB 空间的最后KB 为IO 空间，在此区间CS无效，不访问主存。 已知有K 的DRAM 芯片，其引脚功能如下：地址输入A A ，行地址选择RAS ，列地址选择CAS ，数据输入端DIN ，数据输出端DOUT ，控制端W

14、E 。请用给定芯片构成KB 的存储器，采用奇偶校验，试问：需要芯片的总数是多少？ 并请：（） 正确画出存储器的连接框图。（） 写出各芯片RAS和CAS形成条件。（） 若芯片内部采用 矩阵排列，求异步刷新时该存储器的刷新间隔。解：（） 需要的芯片数 片，存储器的连接框图如图- 所示。（） 若芯片内部采用 矩阵排列，设芯片的最大刷新间隔时间为ms ，则相邻两行之间的刷新间隔为：刷新间隔 最大刷新间隔时间 行数 ms s可取刷新间隔 s 。并行存储器有哪几种编址方式？ 简述低位交叉编址存储器的工作原理。解：并行存储器有单体多字、多体单字和多体多字等几种系统。多体交叉访问存储器可分为高位交叉编址存储器

15、和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。 并行存储器有哪几种编址方式？ 简述低位交叉编址存储器的工作原理。解：并行存储器有单体多字、多体单字和多体多字等几种系统。多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码

16、选择不同的存储体，而高位部分则指向存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。 什么是高速缓冲存储器？ 它与主存是什么关系？ 其基本工作过程如何？解：高速缓冲存储器位于主存和CPU 之间，用来存放当前正在执行的程序段和数据中的活跃部分，使CPU 的访存操作大多数针对Cache 进行，从而使程序的执行速度大大提高。高速缓冲存储器的存取速度接近于CPU 的速度，但是容量较小，它保存的信息只是主存中最急需处理的若干块的副本。当CPU 发出读请求时，如果Cache 命中，就直接对Cache 进行读操作，与主存无关；如果Cache 不命中，则仍需

17、访问主存，并把该块信息一次从主存调入Cache 内。若此时Cache 已满，则须根据某种替换算法，用这个块替换掉Cache 中原来的某块信息。 Cache 做在CPU 芯片内有什么好处？ 将指令Cache 和数据Cache 分开又有什么好处？解：Cache 做在CPU 芯片内可以提高CPU 访问Cache 的速度。将指令Cache 和数据Cache 分开的好处是分体缓存支持并行访问，即在取指部件取指令的同时，取数部件要取数据。并且，指令在程序执行中一般不需要修改，故指令Cache 中的内容不需写回到主存中去。 设某机主存容量为MB ，Cache 容量为KB ，每块包含 个字，每字 位，设计一个

18、四路组相联映像（即Cache 每组内共有四个块）的Cache 组织，要求：（） 画出主存地址字段中各段的位数。（） 设Cache 的初态为空，CPU 依次从主存第 、 、 、 、 号单元读出 个字（主存一次读出一个字） ，并重复按此次序读 次，问命中率是多少？（） 若Cache 的速度是主存的 倍，试问有Cache 和无Cache 相比，速度提高多少倍？解：（） 主存容量为MB ，按字节编址，所以主存地址为 位，地址格式如图-所示。（） 由于每个字块有 个字，所以主存第 、 、 、 、 号字单元分别在字块 中，采用四路组相联映像将分别映像到第 组 组中，但Cache 起始为空，所以第一次读时每

19、一块中的第一个单元没命中，但后面 次每个单元均可以命中。（） 设Cache 的存取周期为T ，则主存的存取周期为 T 。无Cache 的访存时间为 T所以速度提高倍数 倍。 什么叫虚拟存储器？ 采用虚拟存储技术能解决什么问题？解：虚拟存储器由主存储器和联机工作的辅助存储器（通常为磁盘存储器）共同组成，这两个存储器在硬件和系统软件的共同管理下工作，对于应用程序员，可以把它们看作是一个单一的存储器。采用虚拟存储技术可以解决主存容量不足的问题。虚拟存储器将主存和辅存的地址空间统一编址，形成一个庞大的存储空间。在这个大空间里，用户可以自由编程，完全不必考虑程序在主存是否装得下以及这些程序将来在主存中的实际存放位置。 已知采用页式虚拟存储器， 某程序中一条指令的虚地址是： 。该程序的页表起始地址是 ，页面大小K ，页表中有关单元最末四位（实页号）见下表：请指出指令地址（虚地址）变换后的主存实地址。解：页面大小K ，页内地址 位，根据页表，可以得出主存实地址为 。如有侵权请联系告知删除，感谢你们的配合！如有侵权请联系告知删除，感谢你们的配合！