吉林大学2015级计算机组成原理期末复习题目四.ppt

1、4班计算机组成试题四班全体成员一、选择题1、某编译器执行A,B,C三类指令的CPI分别为1，4，2。现有两代码序列，1和2。1执行每类指令的数量分别为A 2，B 1,C 2;2为A4,B1,C1。则哪个代码序列的执行速度更快？（）A.1更快 B.2更快 C.一样快 D.不能确定答案：C解答：CPU时钟周期数（CPUi Ci）CPU时钟周期数1=（12）+（41）+（22）10周期CPU时钟周期数2（14）+（41）+（21）10周期1和2一样快。2、已知计算机A:时钟频率为2GHz,CPU时间为10s,请设计计算机B，要求CPU时间为6s，计算机B的时钟频率为_时，时钟周期数将变成A的1.2倍

2、？（）A.2GHz B.4GHzC.6GHz D.0.5GHz答案：B3、如果当前的PC值是0 xB471AF8C，可以使用单独的分支指令跳转到如下哪个PC地址()A.0 xC471AF8C B.0 xBF71AF8C C.0 xB471AF8DD.0 xB1478AFD答案：B伪直接寻址26位左移两位与PC高四位相连，可跳转到的范围是10110000000000000000000000000000到10111111111111111111111111111100。即前四位是1011后两位是00，只有B符合条件。4、完成一条指令所需的时钟周期数的描述是（）A CPI B IPC C MIPS

3、D MFLOAT答案：ACPI：每条指令的时钟周期数，表示执行某个程序或者程序片段时每条指令所需的时钟周期的平均数。IPC（instruction per clock）CPU每一时钟周期内所执行的指令多少MIPS 计算机指令语言5、若采用IEEE754标准单精度浮点数格式表示，将十进制数-101.375转换成该浮点数结果是()A.1 10000111 10010101100000000000000B.1 10000101 10010101010000000000000C.1 10000101 10010101100000000000000D.1 10000101 100101010100000

4、00000000答案：Cex.-101.375=-1100101.011=-1.100101011*26E=6+127=133S=1M=10010101100000000000000最后表示如C 6、执行 add t1,t2,t3 时的数据通路操作的顺序为（）(1)从指令存储器中取出指令，PC自增；(2)将ALU的结果写入寄存器堆，根据指令的15:11位选择目标寄存器（t1）；(3)从寄存器堆中读出寄存器t2和t3，同时，主控制单元计算出各控制信号的状态；(4)ALU根据funct字段（指令的5:0位）确定ALU的功能，对从寄存器堆读出的数据进行操作。A.(1)(2)(3)(4)B.(1)(3

5、)(4)(2)C.(3)(2)(1)(4)D.(3)(1)(4)(2)答案：B详情在课本p1787、处理器能够理解的命令是（）A.自然语言 B.高级语言 C.操作系统 D.指令答案：D8、现有4级指令流水线，分别完成取指令、指令译码并且取数、运算、送结果四步操作，假设完成各步操作的时间依次为45ns，40ns，36ns，35ns。流水线操作的时钟周期应设计为（）。A.156ns B.35ns C.45ns D.36ns流水线的操作时钟周期 t应按四步操作中最长时间来考虑,所以t=45ns9、指令流水线有取值、译码、执行、访存、写会 五个线程段，现有8条指令连续输入此流水线，求此流水线的加速比A

6、 3B 3.33C 2.07D 5解析：K级流水线（本题为5级），执行n条流水线（本题为8条）所需时钟周期数为：Tk=K+（n-1）=12非流水线执行n条指令所需时间周期数为T=nk=4040/12=3.3310、一个直接映射cache，有16KiB数据，块大小有16个字节，地址32位，则该cache总共有_位。A.147KiB B.36.75KiB C.531KiB D.132.75KiB 答案：ACache位数=2n(2m32+(32-n-m-2)+1)=2n(2m32+31-n-m)m：2m个字（2m+2字节）n：cache大小为n个块。11、CACHE中有64块，每块16个字节，字节地

7、址1200会被映射到CACHE的那一块？（块地址 块号）A.76 11 B.75 11C.11 76答案：B块地址：1200/16=75块号：75 mod 64=1112、存储器层次结构组成部分匹配正确的是（）A.一级cache是页表项cache.B.二级cache是磁盘cache.C.主存是磁盘cache.D.TLB是cache的cache.答案：C13、下列说法正确的是（）A.为了从多处理器获得好处，应用程序必须是并发的B.强比例缩放不遵守Amdahl定律C.多线程和多核都依赖并行来获得更高效率D.向量同时支持按步长存取和变址存取，而多媒体支持按步长存取。答案 C解析：A错误 任务级并行可

8、以帮助串行应用，可以使串行应用在并行硬件上运行；B 错误 强比例缩放遵守Amdahl定律；C 正确；D错误 多媒体不支持按步长存取，而支持变址存取二、简答题二、简答题14、简述吞吐率与CPI,时钟频率的关系，吞吐率与性能的关系，并分析时钟周期时间变长的情况下CPI与吞吐率应如何变化才能保证CPU性能不变。吞吐率=时钟频率/CPI。CPU时间=指令数/吞吐率。CPI变小，吞吐率不变。15、简述指令的执行过程答：取指令分析指令执行指令取下一条指令16、两数的浮点数相加减后，为什么用阶码判别溢出？答：因为浮点数的溢出是以其阶码的溢出表现出来的，在加减运算过程中要检查是否产生了溢出：若阶码正常,加(减

9、)运算正常结束；若阶码溢出,则要进行相应处理。超过了阶码可能表示的最大值的正指数值,一般将其认为是和。超过了阶码可能表示的最小值的负指数值,一般将其认为是0。17、1.简述流水线的三种冒险，2.举例说明 数据冒险和控制冒险出现的情况3.数据冒险和控制冒险的解决方法。1、.结构冒险因缺乏硬件支持，而导致指令不能在预定的时钟周期内执行的情况。数据冒险因无法提供指令执行所需的数据而导致指令不能在预定时钟周期内完成。控制冒险也称为分支冒险。取到的指令并不是所需要的（决策依赖于一条指令的结果：跳转指令）2、.lw$t1 0($t0)lw$t2 4($t0)add$t3$t1$t2.add$t4$t5$t

10、5 beq$1$2 40 lw$3 300($0)3、.旁路（前推）从寄存器或存储器中，提前取出数据分支预测预测分支结果，并立即朝预测方向执行，并不等真正的分支结果确定才开始执行18、请简述并行处理程序的难点答：编写并行处理程序非常困难，为了以理想的速度完成整个任务，我们必须把任务平均分割成等量的部分，而且这些部分不能或尽可能少的相互冲突，在实际情况中，各个部分需要大量的数据交换，产生大量的额外开销。我们也很难做到保证每个处理器能够负载均衡。三、三、19、在一个处理器中，假定算术指令、load/store指令和分支指令的CPI分别是1、12和5。另外假定一个程序在单个处理器核上运行时需要执行2

11、.56E9条算术指令、1.28E9条load/store指令和2.56E8条分支指令，并假定处理器的时钟频率为2GHz。现假定程序并行运行在多核上，分配到每个处理器核上运行的算术指令和load/store指令数目为单核情况下相应指令数目除以（0.7p）（p是处理器的数量），而每个处理器的分支指令的数量保持不变。（1）求出当该程序分别运行在1、2、4和8个处理器核上的执行时间，并求出其他情况下相对于单核处理器的加速比。（2）如果要使单核处理器的性能与四核处理器相当，单处理器中load/store指令的CPI应该降低多少？假定四核处理器的CPI保持不变。答案：（1）已知：CPU时钟周期数=程序的指

12、令数*每条指令的平均时钟周期数（CPI）CPU时间=程序指令数*CPI/时钟频率由题中给出：当程序在二核处理器上运行时，算术指令，LS指令,分支指令分别为2.56E9/2*0.7,1.28E9/2*0.7,2.56E8即：1.83E9,9.14E8,2.56E8同理，在四核处理器上三种指令数分别为：9.14E8,4.57E8,2.56E8在八核处理器上三种指令数分别为：4.57E8,2.29E8,2.56E8故计算其CPU执行时间为：单核：(2.56E9*1+1.28E9*12+2.56E8*5)/2E9=9.6s同理：二核：6.86s 四核：3.43s 八核：1.71s加速比：单核对双核：9

13、.6s/6.86s=2*0.7=1.4单核对四核：4*0.7=2.8单核对八核：8*0.7=5.6（2）要求单核与四核处理器性能相当意味着其CPU执行时间应该相等(四核处理器的CPI保持不变)，列出等式，设单核LS指令CPI应降低x（0 x=0)temp=1;else temp=0;i-；A=A+2;(3),假设$t1初始值为N,则上面的MIPS循环执行了多少指令?解:由题意,当循环执行到$t1=0后,下次循环使的$t2=0,随即跳出循环,所以共进行N次循环加两条额外指令(slt$t2,$0,$t1和beq$t2,$0,DONE）;又因为一次循环执行5条指令,所以共执行(5N+2)条指令;22

14、、计算0.375（10）和-0.4375（10）的乘积（要求模拟乘法器过程）并使用IEEE754形式表示结果23、根据所学处理器章节有关知识回答下面两个问题：1.某流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEN）、写回寄存器堆（WB）五个过程段，每个功能段需要的时间分别为120ns、80ns、90ns、100ns和60ns。今有40条指令流过该流水线，试求流水线周期和加速比。2.请指出下列程序中是否有数据关联，如果有，请指出是什么数据关联？并作简要说明。（1）I1:SUB R1,R2,R3;R2-R3-R1 I2:ADD R5,R4,R1;R4+R1-R5（2）I3：MUL R

15、3,R1R2;R1xR2-R3 I4：ADD R3,R1,R2;R1+R2-R3（3）I5：SW R0(40),R1;R1-RO(40)I6：ADD R5,R4,R3;R4+R3-R5（4）I7：LW R1,R0(20);R0(20)-R1;I8：MUL R1,R2,R3;R2xR3-R11.流水线周期=MAX120ns，80ns，90ns，60ns，100ns=120ns，使用流水线前的所需要的时间是：40 x5x120ns；使用流水线以后所需要的时间为：（40+5-1）x120ns；加速比为（40 x5）/（40+5-1）=50/11.2.（1）I1中的运行结果应该先写入R1然后再被I2中

16、读取，但是I2入流水线后先读取了R1中的值，所以发生了（RAW）写后读的数据关联。（2）I3、I4都要对R3的值进行修改，若I4先于I3执行结束，将发生（WAW）写后写数据相关。（3）I5、I6中没有寄存器使用冲突，所以没有数据相关发生。（4）I7、I8都要对R1进行值修改，所以发生了（WAW）写后写，只要I8在I7后执行完毕就不会出错。24、下面是一个cache的基本信息，请回答下列问题：块数块大小地址64块16字节32位（1）、对于写操作，写直达法的缺点是什么？解决方法是什么？写缺失时的策略（写直达机制下）？另一种可供选择的方法是？答：由于写直达法将数据同时写入主存和cache中，将花费大量时间，大大降低了机器速度，无法提供良好的性能。写缓冲写分配 写不分配写回机制2、字节地址为1440将被映射到cache中的哪一块？假如cache存满，那么该cache的总位数是数据存储量的多少倍？块=（块地址）mod（cache中的块数）块地址=字节地址/每块字节数因此，由于每个块有16字节，字节地址1440对应的块地址为 1440/16=90 对应于cache中的块号（90 mod 64）=2