第十四章数字逻辑电路基础.docx

1、第十四章数字逻辑电路基础第十四章 时序逻辑电路分析与设计 351第一节 时序逻辑电路的概述 35114.1.1 时序逻辑电路的特点 35114.1.2 时序逻辑电路的功能描述方法 35114.1.3 时序逻辑电路的分类 352第二节 时序逻辑电路的分析 353第三节 计数器 35514.3.1 同步计数器 35514.3.2 异步计数器(asynchronous counter) 363第四节 寄存器和移位寄存器 36714.4.1 寄存器(register) 36714.4.2 移位寄存器(shift register) 367第五节 时序逻辑电路设计 37314.5.1 采用小规模集成电路

2、设计同步时序逻辑电路 37314.5.2 采用小规模集成电路设计异步时序逻辑电路 37914.5.3 采用中规模集成电路实现任意模值计数(分频)器 381附：时序电路设计中的隐含表法化简 386习 题 387第十四章 时序逻辑电路分析与设计如前所述，根据逻辑功能和电路组成的不同特点可将逻辑电路分为组合逻辑电路和时序逻辑电路两大类。第十二章中已对组合逻辑电路的分析与设计作了介绍。本章将首先介绍时序逻辑电路的特点及功能描述的方法、时序逻辑电路的分析方法，然后以时序逻辑电路的分析方法为主线介绍常用的时序逻辑电路：计数器、寄存器、移位寄存器等，最后介绍时序逻辑电路的设计方法。时序逻辑电路的特点是电路在

3、某一时刻稳定输出不仅取决于该时刻的输入，而且还依赖于该电路过去的状态，也就是电路具有记忆功能。时序逻辑电路又分为同步时序电路和异步时序电路两类。同步时序电路中，设有一个统一的时钟脉冲，只有时钟脉冲到达时，电路的状态才发生变化。异步时序电路中电路的状态改变没有统一的时钟脉冲来同步。由于篇幅所限，本章将同步时序电路和异步时序电路放在一起讨论，读者只需注意电路的状态改变是否由统一脉冲触发就可以区分同步和异步时序电路。第一节 时序逻辑电路的概述14.1.1 时序逻辑电路的特点存储电路 在组合逻辑电路中，当输入信号变化时，输出信号也随之立刻响应。也就是说，在任何一个时刻的输出信号仅取决于当时的输入信号。

4、而在时序逻辑电路中，输出信号不仅取决于当时的输入信号，而且还取决于电路原来的工作状态。时序逻辑电路的结构框图如图14-1所示，它有两个特点：第一，时序逻辑电路包括组合逻辑电路和存储电路两部分。时序逻辑电路的状态是靠具有记忆功能的存储电路来记忆和表征的，因此存储电路是不可缺的。存储电路可以由触发器构成的，也可以由带有反馈的组合（延时）电路构成。第二，存储电路的状态（图14-1中的y1、y2、）反馈到输入端，与输入信号共同决定其组合部分的输出（z1、z2、）。14.1.2 时序逻辑电路的功能描述方法 在第十三章所介绍的触发器就是简单的时序逻辑电路，因为其次态输出Qn+1不仅和输入信号有关，而且还与

5、输入信号作用前触发器所处的状态Qn有关。因此，触发器逻辑功能的描述方法也适用一般时序逻辑电路。 1逻辑方程式 在图14-1中： X(x1，x2，xi)为外部输入信号； Z(z1，z2，zj)为电路的输出信号； W（w1，w2，wk）为存储电路的输入信号； Y（y1，y2，yl）为存储电路的输出信号。 这些信号之间的关系为： 电路输出函数表达式 存储电路的激励函数 存储电路的状态方程其中(tn)、(tn+1)表示相邻两个离散时间，Y(tn)表示tn时刻存储电路的当前状态，即现态，Y(tn+1)为存储电路在tn+1时刻的状态，即次态。由这些关系可看出，tn+1时刻的输出Z(tn+1)是由tn+1时

6、刻的输入X(tn+1)及存储电路在tn+1时刻的状态Y(tn+1)决定；而Y(tn+1)又是由tn时刻的存储电路的激励输入W(tn)及在tn时刻存储电路的状态Y(tn)决定。因此，tn+1时刻电路的输出不仅取决于tn+1时刻的输入X(tn+1)，而且还取决于在tn时刻存储电路的输入W(tn)及存储电路在tn时刻的状态Y(tn)。这充分反映了时序电路的特点。 2状态转换表 反映时序电路的输出Z(tn)、状态Y(tn+1)与输入X(tn)、现态Y(tn)之间对应取值关系的表格叫做状态转移表。 3状态转移图 反映时序电路状态转移规律及相应输入、输出取值情况的几何图形叫做状态转移图。 4时序图（又叫做

7、工作波形图） 它是用波形的形式，形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。 以上几种描述时序逻辑电路功能的方法可以相互转换。此外，利用卡诺图也可以表示时序电路的逻辑功能。14.1.3 时序逻辑电路的分类 时序逻辑电路按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，存储电路状态的变更是在同一个时钟脉冲控制下改变状态的。在异步时序逻辑电路中没有统一的时钟信号，各存储器件状态的变更不是同时发生的。 时序逻辑电路按其输出与输入的关系不同，可分为米里(Mealy)型和摩尔(Moore)型两类。在米里型时序逻辑电路中，输出信号不仅取决于输入

8、信号，而且还取决于存储电路的状态。在摩尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态，或者就以存储电路的状态作为输出。第二节 时序逻辑电路的分析时序图 时序逻辑电路的分析，就是对一个给定的时序逻辑电路，找出在输入信号及时钟信号作用下，电路状态和输出的变化规律。而这种变化规律通常表现在状态转移表、状态图或时序图中。因此，分析一个给定的时序逻辑电路，实际上就是求出该电路的状态转移表、状态图或时序图，从而确定该电路的逻辑功能。 分析时序逻辑电路可按下列步骤进行： 1根据给定的时序逻辑电路，写出各个触发器的时钟方程、驱动方程及电路的输出方程的逻辑表达式。 2求状态方程。把驱动方程代入相应触发器的

9、特性方程，即可求出电路的状态方程，也就是各个触发器的状态方程。 3根据状态方程和输出函数表达式进行计算，列出状态转换表、画状态图或波形图。 4说明时序逻辑电路的逻辑功能。 可将上述分析步骤概括为图14-2所示。 例14-1 试分析如图14-3所示的同步时序逻辑电路。1 解：由图14-3可见，该电路是由两个D触发器作为存储电路，组合逻辑电路包括一个与门和一个或非门。各级触发器受同一时钟CP控制，所以是同步时序逻辑电路。电路有一个输入X和一个输出Z。输出Z与输入X及电路状态Q1n、Q2n有关，因此，该电路属于Mealy型。 按照上述步骤，具体分析如下： 写出时钟方程、驱动方程和电路的输出方程 时钟

10、方程：CP1=CP2=CP 在同步时序电路中，由于各个触发器的时钟脉冲都相同，所以时钟方程常常不单独写出来，而在异步时序电路中，则必须写出时钟方程。 驱动方程： 输出方程： 求状态方程 将驱动方程代入D触发器的特性方程Q1n=D得电路的状态方程为 根据状态方程、输出方程列出状态转移表、画状态转移图或时序图。 状态转移表就是将电路的输入和存储电路（触发器）的初始状态（现态）的各种取值组合代入状态方程和输出方程计算，求出相应的存储电路的下一状态（次态）和输出值，把这些计算结果列成真值表形式，就得到状态转移表。对于本例，计算结果如表14-1所示。图14-5 例14-1时序逻辑电路的时序图10 由状态

11、转移表可以画出状态图，如图14-4所示。也可以画出时序图（注意时钟脉冲有效沿是上升沿），如图14-5所示。 说明电路的逻辑功能 由时序图可见，每当输入X出现“101”序列，输出Z就产生一个脉冲信号，其它情况下输出Z为0。因此，该电路是“101”序列检测器。 常用的时序逻辑电路有计数器、寄存器、移位寄存器等，下面以上述时序逻辑电路的分析方法为基础，分析常用的时序逻辑电路中典型电路，并讨论其逻辑功能。第三节 计数器 计数器(counter)是统计输入脉冲个数的时序电路。它可以用于计数、定时、分频及执行数字运算等。几乎每一种数字设备中都有计数器。 根据计数器中各个触发器状态更新情况不同，可分为同步计

12、数器和异步计数器两大类。在同步计数器中，各个触发器受同一时钟脉冲输入计数器脉冲的控制，各个触发器的状态更新是同步的。而在异步计数器中，有的触发器直接受输入计数脉冲控制，有的则是把其他触发器的输出用作时钟脉冲，各个触发器的状态更新有先有后，是异步的。根据计数器在计数过程中数值增、减情况不同，又可分为加法计数器、减法计数器以及可逆计数器。随着计数脉冲的输入作递增计数的叫加法计数器，作递减计数的叫减法计数器，而可增可减的则称为可逆计数器。根据计数器计数长度（模值）的不同，又可分为二进制计数器和非二进制计数器（常用的有二十进制计数器）。14.3.1 同步计数器 一、同步二进制计数器(synchrono

13、us counter)同步二进制加法计数器的输出端Q1 Q2 Q3 Q4 图14-6所示为同步二进制加法计数器电路。它由四个JK触发器组成。图中各触发器的CP端都是由同一个时钟控制，所以是同步时序逻辑电路。另外在加入负脉冲，可使全部触发器异步置0，使计数器进入初始状态。由图14-6可写出各触发器的激励信号为： 将激励信号分别代入JK触发器的特性方程得电路的状态方程为： 输出函数表达式为：表14-2 4位二进制加法计数器状态转移表计数脉冲序号CP现 态次 态输出Q4n Q3n Q2n Q1nQ4n+1 Q3n+1 Q2n+1 Q1n+1Z01234567891011121314150 0 0 0

14、0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00000000000000001 可以依次根据电路的现态代入上述状态方程及输出函数表达式可以得到状态转移表如14-2所示。 由状态转移表可见：若用各触发器的状态代表4

15、位二进制数，那么从初始状态0000开始，每输入一个CP脉冲，计数器加1，计数器所显示的二进制数恰好等于输入计数脉冲(CP)的个数，所以该计数器具有加法计数的功能；当第16个脉冲输入后，计数器由“1111”转移到“0000”，即回到初始状态，这表示完成一次状态转移的循环，这时输出端输出一个脉冲Z=1，Z为计数器的进位输出信号。以后每输入16个计数脉冲，计数器状态转换循环一次，因此，这种计数器通常称为模16加法计数器，或称为4位二进制加法计数器。表14-3 4位二进制减法计数器状态转移表计数脉冲序号CP现 态次 态输出Q4n Q3n Q2n Q1nQ4n+1 Q3n+1 Q2n+1 Q1n+1Z0

16、1234567891011121314150 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 11 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 01000000000000000 图14-7所示为同步二进制减法计数器电路。同理可求出电路的状态方程为：图14

17、-7 同步二进制减法计数器 输出函数表达式为： Z为借位信号。减法计数器的状态转移表如表14-3所示。 将同步二进制加法计数器和减法计数器合并在一起，再增加一些控制门就可以组成同步二进制可逆计数器(up-down counter)电路。如图14-8所示。其中M为加/减控制端。级间控制门相当于与或逻辑。图14-8 4位二进制可逆计数器 当M=1时，该计数器进行加法计数。同步二十进制加法计数器输出端Q1 Q2 Q3 Q4 当M=0时，该计数器进行减法计数。 二、同步二十进制计数器 二十进制计数器是按二十进制码（BCD码）的规律进行计数的，它输出二十进制码，且逢十进一，所以可简称为十进制计数器。采用

18、不同的BCD码，其相应的十进制计数器的逻辑结构也各不相同。现在我们来分析常用的8421BCD码同步十进制计数器，如图14-9所示。 该电路是由四个边沿JK触发器和一个与门组成。由图14-9可写出各个触发器的激励函数为： 将激励函数分别代入JK触发器的特性方程得电路的状态方程为： 输出方程为：表14-4 同步二十进制加法计数器状态转移表计数脉冲序号CP现 态次 态输出Q4n Q3n Q2n Q1nQ4n+1 Q3n+1 Q2n+1 Q1n+1Z01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0

19、0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00000000001偏离状态1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 1 10 1 0 01 1 0 10 1 0 01 1 1 10 0 0 0010101 由上述状态方程和输出方程可作出其状态转移表，如表14-4所示。 由表14-4可以作出其状态转移图，如图14-10所示。 由状态转移图可见，从0000到1001的计数顺序和二进制递增计数器是相同的。当进入1001状态后，下一个计数脉冲下降沿到来时

20、，计数器又回到了0000状态，完成一次状态转移循环。因此，图14-9所示电路是按照8421编码进行加法计数的同步十进制计数器。图14-11 同步二十进制加法计数器时序图有效状态 又由状态转移图可以看出，计数器实际使用了从0000到1001的十个状态，通常称为有效状态，这10个有效状态自成闭合环，称为有效循环。而计数器由4个触发器组成，共可组成十六种不同的状态，其余六个状态即1010到1111却不被计数器所利用，称为无效状态或偏离状态。在正常计数过程中，偏离状态不会出现，只有在刚给计数器接通电源时的随机状态下，或运行过程中受到严重干扰时，才可能脱离有效循环而进入偏离状态。电路进入偏离状态后，若在

21、计数脉冲（CP）的作用下可以返回到有效状态，称为能自动启动。由状态图可知，该计数器一旦进入偏离状态，最多经过两个计数脉冲触发，就可以返回到有效循环中。例如，计数器可以从无效状态101010110100（有效状态）。所以该计数器能够自动启动。 由状态转移表可以画出时序图，如图14-11所示。 从时序图可以看出，进位信号Z在计数器状态为1001时（即第9个脉冲下降沿到来时，变成高电平，但并不是马上起作用，而是在第10个计数脉冲下降沿到来时），进位输出Z由1变到0，从而发出进位信号，使计数器高位触发器翻转即进位，同时，本位归0即电路返回到0000状态，完成逢十进一的功能。 三、集成同步计数器图14-

22、12 4位二进制可预置同步计数器 集成同步计数器产品型号比较多。其电路结构都是在基本计数器（如二进制计数器、二十进制计数器）的基础上增加了一些附加电路，以扩展其功能。下面以可预置的集成同步计数器74LS161为典型电路，介绍其功能及应用。图14-12所示的电路是4位二进制可预置同步计数器74LS161。它是由4个JK触发器和一些控制门构成的基本4位同步计数器。该计数器具有异步清零、同步置数、计数以及保持的功能。（低电平有效）为异步置零，（低电平有效）为同步置数控制端，CTP、CTT为计数控制端，D0、D1、D2、D3是预置数的数据输入端，CO为进位输出端，Q0、Q1、Q2、Q3是计数器的输出端

23、。其具体功能说明如下：（1）同步触发器：时钟脉冲CP用上升沿同步触发各触发器。（2）异步清零：端的负脉冲经一级门缓冲后，送到各触发器的端，强迫各触发器同时置零。下面以触发器Q0为例说明其功能。触发器Q0的驱动方程为：输出函数表达式为：（3）同步置数：当置数控制端时，则，在CP上升沿作用下，完成置数功能Q1n+1。（4）保持：若，CTT=1，CTP=0，则J0=K0=0，完成保持功能，即Q0n+1=Q0n，且输出也保持不变。若，CTT=1，CTP=1，则J0=K0=0，也完成保持功能，但输出CO=0。表14-5 74LS161功能表输 入输 出 CTT CTP CP D0 D1 D2 D3Q0

24、Q1 Q2 Q30 x x x x x x x x 1 0 x x D0 D1 D2 D31 1 0 x x x x x x1 1 1 0 x x x x x1 1 1 1 x x x x0 0 0 0D0 D1 D2 D3触发器保持，CO=0保 持计 数表示触发脉冲的上升沿起作用（5）计数：若，CTT=1，CTP=1，则J0=K0=1，在CP上升沿作用下实现计数，即。74LS161计数器的功能如表14-5所示。 利用集成四位同步计数器的一些附加控制端可以扩展其功能。图14-13所示为利用3片4位二进制同步计数器74LS161构成的12位二进制同步加法计数器的电路。 由图可见，片的各控制端，执

25、行对脉冲加法计数。片，但CTT、CTP接片的输出的输出CO，只有在片满值输出CO=1时，才执行加法计数功能；片，CTT接片输出CO，CTP接片输出CO，因此，只有在片和片均计数满（即输出CO=1）时，片才在时钟脉冲作用下执行加法计数功能。图14-13 74LS161构成12位二进制同步加法计数器 在时序逻辑电路设计的内容中，我们还将讨论利用74LS161的各控制端构成其他模值的计数器。14.3.2 异步计数器(asynchronous counter) 由于构成异步计数器的各级触发器的时钟脉冲，不一定都是计数输入脉冲，各级触发器的状态转移不是在同一时钟脉冲作用下发生转移，因此，在分析异步计数器

26、时，必须注意各级触发器的时钟信号。 一、异步二进制计数器TFF1 图14-14为4位异步二进制加法计数器电路。它是由4级T触发器逐级串联构成。各级触发器的激励输入T均为1（即为T触发器）。由图可知，时钟方程为： 状态方程为： 根据状态方程可以作出状态转移表，如表14-6所示 在列状态表时，要特别注意状态方程中每一个表达式有效的时钟条件，只有在相应时钟脉冲触发沿到来时，触发器才会按照方程式规定的次态进行转换，否则触发器仍然保持原来状态。例如：在时，当输入计数脉冲下降沿到来时，由于CP1=CP，触发器1具备了时钟条件，所以，而CP2=Q1，虽然在触发器1由0变为1时，Q1端出现了上升沿，但触发器是

27、下降沿触发的，所以触发器2不具备时钟条件，故触发器2保持原来状态，即；至于触发器3、4，显然更不会翻转。又如时，在下一计数脉冲输入后，触发器1由1变为0Q1产生一个下降沿触发触发器2，使触发器2由1变为0Q2产生一个下降沿触发触发器3，使触发器3由1变为0Q3产生一个下降沿触发触发器4，使触发器4由1变为0。这样使触发器的状态由0111转移到1000。当各级触发器状态处于1111时，在下一个计数脉冲作用下，各级触发器状态依次由1转移至0，完成一次状态转移循环。由状态转移表可知图14-14所示电路是4位异步二进制加法计数器。 图14-15为异步五进制计数器，它是由三个边沿JK触发器组成。由图可写

28、出各个触发器的激励输入和时钟为： 状态方程为图14-16 异步五进制计数器状态转移表 根据状态方程可作出状态转移表，如表14-7所示。在列状态转移表时，其注意事项与二进制异步计数器中相同。由状态转移表可画出状态转移图，如图14-16所示。由状态图可见，图14-15所示电路有五个有效状态，且偏离状态能自动返回到有效循环之中，所以该电路是一个能自动启动的异步五进制计数器。 三、中规模集成异步计数器表14-7 异步五进制计数器状态转移表序号现 态次 态有效时钟Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+1012340 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1

29、 11 0 00 0 0CP1、CP3CP1、CP2、CP3CP1、CP3CP1、CP2、CP3CP1、CP3偏离现态1 0 11 1 01 1 10 1 00 1 00 0 0CP1、CP2、CP3CP1、CP3CP1、CP2、CP3 中规模异步集成计数器产品型号比较多。下面以异步二五十进制计数器74LS290为典型电路，介绍其功能以及应用。 图14-17所示电路是异步二五十进制计数器74LS290。图中FF3、FF2、FF1构成五进制计数器，与图14-15所示电路相同。FF0是一个单独的T（因为J=1、K=1）触发器。两个与非门的输出可使各触发器异步清0或置1。该电路可以实现如下功能： （1）异步清0：当R0A=R0B=1，且S9AS9B=0时，各触发器的均为0，迫使Q3Q2Q1Q0=0000。 （2）异步清9：当S9A=S9B=1，且R0AR0B=0时，使触发器的FF0、FF3的和触发器FF1、FF2的为0，从而使得Q3Q2Q1Q0=1001。& （3）计数：当R0AR0B=0，且S9AS9B=0时，各触发器的与都为1，此时电路就可用来完成计数功能。表14-8 74LS290功能表输 入输 出R0A R0B S9A S9B CPQ3 Q2 Q1 Q0