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1、EDAEDA技技术实术实用教程用教程 VHDLVHDL版版信息技术学院 通信工程系课课程相关程相关考核方式：考查 课程类型：专业选修课（任选）课程教学学时总学时数：40学时学时分配：课堂讲授32学时；实验课8学时考试方式课堂平时（出勤）10%考试（闭卷）60%实验（报告）30%课堂要求纪律不迟到，不早退作业提问课课程相关程相关基本教材：潘松、黄继业，EDA技术实用教程VHDL，科学出版社，2010目的要求本课程是通信类专业的一门很有实用性的技术课程。本课程旨在使学生了解以硬件描述语言为基础的数字系统设计的基本方法，熟悉现代数字系统的设计工具，通过教学使学生掌握数字系统自上而下的设计方法，通过对

2、多个电子系统实例的学习和设计，使学生能够独立进行中等难度数字系统的设计，为进行应用系统设计和解决实际问题打下基础重点难点VHDL程序的基本结构，利用VHDL进行程序设计，逻辑电路时序设计，现代电子系统设计方法，EDA软件的熟练使用。第第1 1章章 概述概述1.1 EDA技术及其发展1.EDA概念EDA（Electronic Design Automation）在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真测试等功能，实现电子线路系统功能

3、。第第1 1章章 概述概述1.1 EDA技术及其发展1.EDA概念简单来说，用硬件描述语言HDL和EDA软件完成对硬件功能的实现软件设计软件设计l借助于EDA软件l硬件描述语言（VHDL或Verilog)l计算机仿真硬件设计硬件设计l下载接口下载接口lPLDPLD芯片芯片第第1 1章章 概述概述1.1 EDA技术及其发展2.EDA发展阶段20世纪70年代：CAD(计算机辅助设计)，计算机代替手工20世纪80年代：CAE(计算机辅助工程)，出现FPGA20世纪90年代：EDA(电子设计自动化),标准硬件描述语言HDL成熟21世纪自主知识产权IP成为可能EDA软件不断推出更大规模的FPGA和CPL

4、D器件不断推出第第1 1章章 概述概述1.2 EDA技术实现目标最终目标：完成专用集成电路ASIC和印制电路板PCB的设计1.专用集成电路ASIC可编程逻辑器件FPGA&CPLD：直接面向用户，灵活性半制定或全制定ASIC：用户提要求，厂家设计生产，出厂后用户不可更改门阵列ASIC标准单元ASIC全定制ASIC混合ASIC：即面向用户可编程功能，又含有硬件标准单元模块2.印制电路板PCB第第1 1章章 概述概述1.3 硬件描述语言HDL 常用HDL：VHDL,Verilog HDL,System Verilog,System CVHDL（主流）1983年，美国国防部创建1987年，IEEE发布

5、第一个标准IEEE10761993年，IEEE发布IEEE1076-1993标准硬件描述语言的业界标准之一相对于Verilog优势语法较严谨有很好的行为级描述能力和一定的系统描述能力相对于Verilog不足代码冗长对数据类型匹配严格对底层描述级别不支持第第1 1章章 概述概述1.3 硬件描述语言HDL（续）Verilog HDL（主流）1983年创建1995年，IEEE制定第一个标准，Verilog 1.02001年，IEEE制定第二个标准，Verilog 2.0System Verilog基于Verilog2001System CC+语言的硬件描述扩展第第1 1章章 概述概述1.4 HDL综

6、合1.综合的概念将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程2.综合的过程自然语言综合：自然语言转换到Verilog HDL语言算法表述行为综合：从算法表述转换到寄存器传输级表述逻辑综合：从RTL级表述转换到逻辑门的表述结构综合：从逻辑门表述转换到版图级表述，或转换到FPGA的配置网表文件第第1 1章章 概述概述1.4 HDL综合编译器与综合的比较第第1 1章章 概述概述1.5 基于HDL的自顶向下的设计方法传统的电子设计技术手工设计自底向上低效、低可靠性、成本高昂现代电子设计技术自动设计基于EDA技术自顶向下设计第第1 1章章 概述概述1.5基于HDL的自顶向

7、下的设计阶段第第1 1章章 概述概述1.6 EDA技术的优势大大降低设计成本，缩短设计周期各类库的支持简化了设计文档的管理设计者拥有完全的自主权设计语言标准化，设计成果通用性最大优势自顶而上设计方案充分利用计算机的自动设计能力第第1 1章章 概述概述1.7 EDA设计流程1.7.1 设计输入（原理图/HDL文本编辑）1.图形输入原理图输入：在EDA软件图形编辑界面上绘制完成特定功能的电路原理图状态图输入：在EDA软件状态编辑界面上绘制状态图波形图输入：根据输入和输出的时序波形图2.HDL文本输入：最基本、最有效和最通用的输入方法1.7.2 综合在EDA平台编辑输入HDL文本、原理图或状态图描述

8、，依据给定的硬件结构，进行编译、转化，最终获得门级电路甚至更低层的电路描述网表文件。第第1 1章章 概述概述1.7 EDA设计流程1.7.3 适配功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。1.7.4 时序仿真和功能仿真时序仿真接近真实器件仿真，包含器件硬件特性参数，仿真度高功能仿真直接对逻辑功能进行测试，是否满足设计要求，不涉及具体器件的硬件特性1.7.5 编程下载将适配生成的下载或配置文件，通过编辑器向FPGA或CPLD下载，进行硬件调试和验证1.7.6 硬件测试将载入设计文件的硬件系统进行统一测试，最终验证，改进设计第第1 1章章 概述概述1.7 EDA

9、设计流程第第1 1章章 概述概述1.9 常用EDA工具设计输入编辑器设计输入编辑器可以接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL文本输入方式。由于HDL的输入方式是文本格式，所以它的输入要比原理图输入简单得多，用普通的文本编辑器即可完成。HDL综合器HDL综合器把可综合的Verilog/HDL语言转化成硬件电路网表时，一般要经过两个步骤：第一步是HDL综合器对Verilog/HDL进行分析处理，并将其转成相应的电路结构或模块；第二步是对实际实现的目标器件的结构进行优化。第第1 1章章 概述概述1.9 常用EDA工具仿真器（1）按仿真器对设计语言不同的处

10、理方式分类，可分为编译型仿真器和解释型仿真器（2）按处理的硬件描述语言类型，HDL仿真器可分为VHDL仿真器、Verilog HDL仿真器、Mixed HDL仿真器和其他HDL仿真器。（3）按仿真电路描述级别不同，可分为系统级仿真、行为级仿真、RTL级仿真和门级时序仿真。（4）按仿真是否考虑硬件延时分类，可分为功能仿真和时序仿真。适配器适配器的任务是完成目标系统在器件上的布局布线。下载器下载器的功能是把设计下载到对应的实际器件，实现硬件设计。第第1 1章章 概述概述1.10Quartus II目前比较流行的数字系统EDA软件工具Altera公司的MAX plus和QuartusIIQuartu

11、s II是Alter提供的FPGA/CPLD开发集成环境Alter 是世界上最大的可编程逻辑器件供应商之一；Quartus II在21世纪初推出，是MAX+plus II的更新换代产品；Quartus II设计工具完全支持Verilog/VHDL的设计流程，内部嵌有Verilog/VHDL逻辑综合器，Quartus II具备仿真功能，Quartus II包括模块化的编译器Lattice公司的isp EXPERTXilinx公司的Foundation和ISE第第1 1章章 概述概述1.10Quartus II第第1 1章章 概述概述补充知识：Max+plus是Altera公司上一代的PLD开发软

12、件，提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台第第1 1章章 概述概述1.12 EDA技术发展趋势在一个芯片上完成系统级的集成已成为可能。可编程逻辑器件开始进入传统的ASIC市场。EDA工具和IP核应用更为广泛。高性能的EDA工具得

13、到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。计算机硬件平台性能大幅度提高，为复杂的SOC设计提供了物理基础。第第3 3章章VHDL设计设计初步初步 3.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述13.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述13.1 组合电路的VHDL描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述13.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3

14、.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述11.实实体表达体表达端口构成端口构成端口端口类类型型端口信号属性端口信号属性3.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述12.实实体名体名是是标识标识符，由符，由设计设计者定，最好根据者定，最好根据电电路功能路功能不不应应用数字或中文定用数字或中文定义义不不应应用与用与EDA软软件工具件工具库库中定中定义义好的元件名好的元件名不能用数字起不能用数字起头头3.端口端口语语句和端口信号号句和端口信号号用端口用端口语语句句PORT()引引导导结结尾加分号尾加

15、分号;3.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述14.端口模式端口模式IN:输输入端口，入端口，单单向只向只读读OUT：输输出端口，出端口，单单向向输输出出INOUT：双向端口，：双向端口，输输入入输输出出BUFFER：缓缓冲端口，允冲端口，允许许反反馈馈(使用使用较较少少)5.数据数据类类型型INTEGER类类型型BOOLEAN类类型型STD_LOGIC类类型型BIT类类型：型：1和和03.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述1

16、6.结结构体表达构体表达说说明明语语句句说说明和定明和定义义数据数据对对象、数据象、数据类类型、元件型、元件调调用声明用声明并非必需并非必需功能描述功能描述语语句句必需必需3.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.1 2选选1多路多路选择选择器及其器及其VHDL描述描述17.赋值赋值符号和数据比符号和数据比较较符号符号赋值赋值符号符号”CASE选择值选择值只能出只能出现现一次，不允一次，不允许许有相同有相同选择值选择值的条件的条件语语句句出出现现CASE语语句句执执行中必行中必须选须选中，且只能中，且只能选择选择中所列条件中所列条件语语句中的句中的一条一条3.1 3.1 组组合合电电路的路的VHDLVHDL描述描述3.1.4半加器及其半加器及其VHDL描述描述2.标标准准逻辑逻辑矢量数据矢量数据类类型型STD_LOGIC_VECTOR定定义为标义为标准一准一维维矢量数矢量数组组，数，数组组中中每一个元素的数据每一个元素的数据类类型都是型都是标标准准逻辑逻辑位位STD_LOGICSTD_LOGIC_VECTOR可表达可表达电电路中并列的多通道端口或路中并列的多通