选题3基于FPGA的计算器设计.docx

1、选题3基于FPGA的计算器设计选题3 实验讲义实验名称：基于FPGA的计算器设计1 基于VHDL的运算系统设计原理分析本设计是基于VHDL的运算系统设计，目的是为了实现4位BCD码的加、减、乘、除的运算功能。运算时能够通过键盘输入运算类型和运算所需要的数据，然后通过BCD码转二进制电路将数据转化成运算所需要的二进制数，再将数据和运算类型反馈到相应的运算电路得到运算结果，最后将运算结果通过译码电路传送给数码管将结果显示出来。整个设计过程是在Quartus 的环境中进行的，采用自顶向下的设计方法，系统的结构框图如图2-1所示。图2-1 系统结构框图2 加法器设计 为了能够实现4位BCD码的加法运算

2、，设计中被加数和加数都为16位二进制数，由于2个16位二进制数相加可能会产生进位，同时为了方便数码管显示，和采用了20位二进制。此外还有清零信号rst和加法使能信号add，当rst=1时对和进行清零，否则当add=1时进行加法运算。3 减法器设计 为了实现4位BCD码的减法运算，设计中被减数和减数为16位二进制数，差为20位二进制数。输入的信号有清零信号rst、减法使能信号sub、被减数a、减数b，输出的信号有差cha和借位co。由于两个数相减的差有可能为正数也有可能为负数，当差为负数时表现为补码的形式，必须要将负数的补码进行修正，修正时对差的低16位求补码运算，而差的正负用借位co来表示，c

3、o=1表示差为负，否则为正。4 乘法器设计4.1 乘法器设计的原理分析乘法运算的方法可以通过以下实例来说明：设被乘数A=1110，乘数B=1101,求AB。由以上实际例子可以看出，16位二进制乘法运算可以使用移位相加的方法来实现，被乘数左移16次，乘数右移16次，当时钟上升沿到来时都对乘数的最低位进行判断，如果乘数的最低位为1则乘积加上已经移位的被乘数，否则加0。4.2 乘法器电路结构框图 根据乘法原理，采用移位相加的办法来实现乘法运算，如图5-1。图5-1 乘法器设计结构框图4.2.1 乘法器控制电路设计由于此次设计的是16位二进制乘法器电路，被乘数和乘数必须要移动16次，因此必须要使时钟信

4、号只有16个脉冲。控制电路采用计数的办法，当乘法运算使能信号mul=1时，将计数值cnt16b清零，否则当cnt16b小于16时，cnt16b加1且cp等于clk；否则cp等于0，这样就保证了cp输出只有16个脉冲。关键的VHDL程序如下：process(clk,mul)-描述了一个移位脉冲计数器，产生移位脉冲 begin if mul=1 then cnt16b=00000; elsif clkevent and clk=1 then if cnt16b16 then cnt16b=cnt16b+1; end if; end if; end process;process(clk,cnt16

5、b,mul)begin if mul=0 then if cnt16b16 then cp=clk; else cp=0; end if; else cp=clk;end if;end process;4.2.2 乘数右移电路设计乘数右移的目的是为了判断乘数的最低位是0还是1，如果为0则乘机加上移位后的被乘数，否则加上0。关键的VHDL程序如下：process(clk,mul)begin if clkevent and clk=1 then if mul=1 then shifter16=multiplier;-当 mul=1装载入乘数 else shifter16(14 downto 0)=

6、shifter16(15 downto 1);-将乘数右移一位 end if; end if; qb=shifter16(0);end process;4.2.3 被乘数左移电路设计 被乘数左移在乘法运算中是必须的，根据乘法运算的原理，当乘数的最低位为1时左移后的被乘数作为加法电路的一个加数。当乘法运算使能信号mul为1时，在被乘数前添加16个0，之后当脉冲到来的时候左移一位。关键的VHDL程序如下：process(mul,clk)begin if mul=1 then seg8=00000&multiplicand;-当mul=1在被乘数前添加16个0 elsif clkevent and

7、clk=1 then seg8(31 downto 1)=seg8(30 downto 0); seg8(0)=0; end if;end process;4.2.4 加法电路 加法电路负责判断右移后的乘数的最低位是0还是1，如果是1则将乘积和左移后的被乘数相加，否则加0。当乘法运算使能信号mul为1时，乘积初始化为0。关键的VHDL程序如下： process(mul,clk)beginif mul=1 then sum0);- 当 mul=1乘积清零 elsif clkevent and clk=1 then if qb=1 then sum=sum+d; end if;end if;end

8、 process;4.3 乘法器顶层设计将控制电路、乘数右移电路、被乘数左移电路以及加法电路都打包后，采用原理图的方式将各个模块连接成顶层电路，顶层实体端口定义如图5-2。图5-2 乘法器顶层实体端口信号说明：clk ：时钟脉冲 mul ：乘法运算使能信号 a：被乘数 b：乘数product：乘积乘法器顶层电路的连接图如图5-3。图5-3 乘法器顶层连接图4.4 波形仿真及结果分析利用QUARTUS 软件将乘法器电路的顶层电路运行后，进行时序仿真，仿真波形如图5-4。 图5-4 乘法运算时序仿真波形在波形仿真时设置被乘数a=9999，乘数b=998，从波形图可以看出，运算完成时的乘积为9979

9、002这说明运算结果正确。在mul=1,时候开始进行乘法运算，经过16个脉冲之后得到乘积，综上所述，4位BCD码乘法器电路已经设计完成。5 除法器的设计5.1 除法器设计原理分析此次设计的16位二进制除法器采用的是比较相减的方法，先在被除数前添加16个0，当时钟脉冲上升沿到来时将前一次高16位与除数比较，若大于或等于则将被除数的高16位减去除数，同时左移并将被除数的第1位置1，若小于则只是将被除数左移，等到下一个脉冲到来时再循环此操作，直到第16个脉冲之后停止操作。这样进行16个脉冲周期之后，被除数的高16位为余数，低16位为商。除法运算的原理可以通过以下实例来说明：设被除数A=1110，除数

10、B=0110，求解AB的过程如下：5.2 除法器电路结构框图根据前面的算法分析，可知除法器设计要用到锁存器和移位寄存器，还有定时器判断运算过程。设计框图如图6-1。图6-1 除法器电路结构图 除法器电路由控制电路、比较电路、减法电路和移位电路组成。控制电路负责产生16个脉冲的时钟信号、转载信号、运算结束信号；比较电路则是将被除数的高16位和除数进行比较，若大于或等于则great为1，否则为0；减法电路先判断比较电路输出的great是否为1，若为1则将被除数的高16位和除数相减，否则不进行运算只保存被除数的高16位；移位电路是将被除数进行左移，并对great进行判断，若为1则将被除数的第一位置1

11、。5.3 除法器顶层设计除法器顶层设计的端口信号定义如图6-2。 图6-2 除法器电路顶层实体信号说明：clk:：系统时钟脉冲load： 除法运算使能信号（即装载信号）a：被除数b：除数q：商r：余数除法器顶层电路的连接图如图6-3。图6-3 除法器顶层连接图5.4 除法器波形仿真及结果分析利用QUARTUS 软件将除法器电路的顶层电路运行后，进行时序仿真，仿真波形如图6-4。 图6-4 除法器时序仿真波形在波形仿真时设置被除数a=9999，除数b=534，从波形图可以看出，运算完成时的商q为18，余数r为387，这说明运算结果正确。在load=1,时候开始进行除法运算，经过16个脉冲之后得到

12、商和余数，综上所述，4位BCD码除法器电路已经设计完成。6 键盘扫描电路设计6.1 矩阵式键盘的原理矩阵式键盘是一种常见的输入装置，在日常生活中，矩阵式键盘在计算机、电话、手机等各式电子产品上已经被广泛应用3。图7.1是一个44矩阵式键盘的面板配置图，其中数字09作为各种运算的数字输入键，#为清零功能键，=为运算结果键，+、-、为运算的选择键。键盘上的每一个按键其实就是一个开关，每个键都有一个上拉电阻，当某键按下时，该按键的接点会呈现低电平状态，反之，未按下时则呈现高电平状态。 图7-1 44矩阵式键盘的面板配置6.2 扫描电路设计6.2.1 键盘扫描电路原理对键盘采用015计数的方式，输入信

13、号为键盘的列信号，对键盘进行逐行扫描。扫描键盘的编码方式如图7-2，当没有按下键盘时，键盘输入到按键检测电路col的值均为1，此时key=1；否则当使用者按下键盘按钮时，键盘检测到按键电路col的值为0，此时key=0 4。 图7-2 扫描键盘的编码方式6.2.2 键盘扫描电路组成键盘扫描电路由键盘扫描计数器电路、键盘检测电路、键盘消抖动电路以及键盘编码电路组成。6.3 键盘扫描计数器电路时钟信号clk频率为1KHz，按键（key_pressed）为使能信号，当未按下键盘时key_pressed=1，此时由015反复计数，并将计数值作为按键检测电路的输入信号，直到按下键key_pressed=

14、0时计数器停止输出计数值。扫描计数器电路的关键VHDL程序如下:process(clk,key_pressed) begin if clkevent and clk=1 then if key_pressed=0 then q=q+1; end if; end if;end process; 6.4 按键检测电路按键检测电路的输入信号为col和scan_cnt，输出信号为row和key_pressed。检测电路根据计数值scan_cnt判断row和key_pressed，scan_cnt的低2位用于判断扫描的列，scan_cnt的低2位“00”、“01”、“10”、“11”分别代表第一列、第二

15、列、第三列、第四列；而scan_cnt的高2位“00”、“01”、“10”、“11”分别代表第一行、第二行、第三行、第四行。按键检测电路的关键VHDL程序如下：row=1110 when scan_cnt(3 downto 2)=00 else 1101 when scan_cnt(3 downto 2)=01 else 1011 when scan_cnt(3 downto 2)=10 else 0111; key_pressed=col(0) when scan_cnt(1 downto 0)=00 else col(1) when scan_cnt(1 downto 0)=01 else

16、 col(2) when scan_cnt(1 downto 0)=10 else col(3);6.5 消抖动电路由于键盘的按钮采用机械开关，当按下键盘按钮时，有可能会产生误动作，因此要使用键盘消抖动电路。此次设计的消抖动电路采用的是倒数计数器电路，将key_pressed作为计数器的输入端，当多次检测到key_pressed=0才判定为按下键盘，否则被认定为没按下键盘。 消抖动电路的关键VHDL程序如下：process(clk,key_pressed)variable q:std_logic_vector(5 downto 0);beginif(key_pressed=1) then q:

17、=111111; elsif clkevent and clk=1 then if q/=00001 then q:=q-1; end if;end if;if q=00010 then keyed=1; else keyedcodecodecodecodecodecodecodecodecodecodecodecodecodecodecodecode=1111;-用f代表键 end case; end if;end process; 图7-3 键盘编码表6.7 键盘扫描电路顶层设计将键盘扫描计数器电路、键盘检测电路、键盘消抖动电路以及键盘编码电路各模块连接成的顶层电路的端口信号定义如图7-4

18、。 图7-4 键盘扫描电路顶层实体端口信号说明：clk ：系统时钟脉冲，频率为1KHzcol ：键盘的列输入row ：键盘的行输出keyed ：按键确定信号code ：键盘的编码值键盘扫描电路顶层电路的连接图如图7-5。图7-5 键盘扫描顶层连接图6.8 仿真波形及结果分析利用QUARTUS 软件将键盘扫描电路的顶层电路运行后，进行时序仿真，仿真波形如图7-6。 图7-6 键盘扫描电路仿真波形在波形仿真时设置键盘的列输入col分别为“1110”、“1101”、“1011”、“0111”时，输出的行row的值为“1110”表示此时扫描的是第一行，输出的译码值code分别为1、2、3、C，这与设置

19、的键盘值一致，这说明结果正确。时钟脉冲clk的频率为1KHz，在时钟脉冲到来时，根据输入的列值，输出当前扫描的行值和当前扫描到的译码值，综上所述，键盘扫描电路已经设计完成。7 控制电路7.1 控制电路的原理当按下键盘按键时，由键盘扫描电路译码出按下的键值，但是根据通常的运算顺序，先输入一个运算数据，然后输入运算功能键，再输入另一个运算数据，最后才是输入等于号显示运算结果，这就需要一个控制电路，用于控制当输入运算功能键时第一个运算数据输入停止；而输入运算功能键后开始输入第二个运算数据，当输入等于号码时停止输入第二个运算数据；当输入等于号时，开始显示运算结果。7.2 控制电路时序控制电路关键是对于

20、时序的控制，首先必须先设计一个控制模块用于确定键盘输入的键值是清零键、数据键、还是功能键，然后根据控制模块控制第一个和第二个运算数据输入的使能信号，当检测到数据输入使能信号有效时，必须对输入信号进行左移处理以便储存输入的数据。第一个和第二个数据输入的使能信号时序如图8-1。图8-1 第一个和第二个数据输入的使能信号时序7.3 控制电路顶层电路设计控制电路的顶层端口信号定义如图8-2。 图8-2 控制电路顶层实体端口信号说明：en：键盘按下使能信号clk：时钟脉冲信号d：键盘的译码值a：第一个运算数据b：第二个运算数据add：加法运算的使能输出信号sub：减法运算的使能输出信号mul：乘法运算的

21、使能输出信号div：除法运算的使能输出信号控制电路顶层电路的连接图如图8-3。图8-3 控制电路顶层连接图7.4 控制电路顶层电路仿真波形及结果分析利用QUARTUS 软件将控制电路的顶层电路运行后，进行时序仿真，仿真波形如图8-4。 图8-4 控制电路仿真波形在波形仿真时，设置键盘译码值d分别为“1010”、“0100”、“0001”、“0010”、“1100”、“1001”、“1000”、“0010”、“1011”、“0101”、“0111”时，可以当看到时钟脉冲clk到来且键盘按下使能信号en=1的条件下，当d=“1010”时，清零信号rst有效，当d=“1100”时，运算功能信号fun

22、有效，当d=“1110”时，显示结果信号result有效，而第一个运算数据a在rst失效且fun有效之前将数据左移，最终得到的数据a=“01100”； 第二个运算数据b在fun失效且result有效之前将数据左移，最终得到的数据b=“01011”，与理论上结果一致，这说明结果正确。当en有效和clk脉冲到来的时候，第一个运算数据arst失效且fun有效之前将数据左移，而在fun有效之后值保持不变；第二个运算数据b在fun失效且result有效之前将数据左移，而在result有效之后值保持不变，综上所述，控制电路已经设计完成。8 BCD码转化为二进制电路设计8.1 BCD码转二进制的原理经过控制

23、电路输出的两个运算数据是BCD码形式的，而此次设计的加、减、乘、除运算的数据形式都是二进制的，因此必须要将控制电路输出的两个运算数据转化为BCD码。二进制转化为BCD码的方法是将数据从最左边开始4位组成一组，16位数据可组成4组，然后分别将第1、2、3、4组分别乘以1、10、100、1000后相加便可以得到相应BCD码的十进制表示，而计算机中的十进制数默认用二进制表示，再用修正电路将用二进制表示的十进制补0。8.2 BCD码转二进制的顶层设计BCD码转化为二进制电路的顶层端口信号定义如图9-1。 图9-1 BCD码转二进制电路顶层实体端口信号说明：c：控制电路输出的第一个运算数据的BCD码形式

24、d：控制电路输出的第二个运算数据的BCD码形式a：第一个运算数据的二进制形式b：第二个运算数据的二进制形式BCD码转化为二进制电路的顶层电路连接图如图9-2。图9-2 BCD码转化为二进制电路顶层连接图8.3 BCD码转二进制电路仿真波形及结果分析利用QUARTUS 软件将控制电路的顶层电路运行后，进行时序仿真，仿真波形如图9-3。 图8-4 BCD码转二进制电路仿真波形在波形仿真时设置第一个运算数据c=10101（255的BCD码形式），第二个运算数据d=10101（15的BCD码形式），从波形图可以看出，第一个运算数据a=255，第二个运算数据b=15，这说明运算结果正确。16位BCD码在

25、分为四位一组后分别乘以BCD相应的权后相加就可以得到该BCD码的十进制数，综上所述，BCD码转化为二进制电路已经设计完成。9 二进制转化为BCD码电路设计由于加法、减法、乘法、除法电路输出的结果都是二进制形式的，并且数码管显示需要的数据是BCD码形式的，因此要把运算结果通过数码管显示出来，必须先将运算结果转化为BCD码。9.1 二进制转化为十进制电路二进制不能直接转化为BCD码，所以通过VHDL语言中的con_integer语句将二进制数转化为十进制，转化成的十进制数在软件中将会以二进制的形式表示出来，但是表示的二进制数不一定是要求的位数，因此需要将转化后的数进行修正，即在前面添加0来实现。以

26、加法运算的和转化为十进制数为例，顶层端口定义如图10-1。 图10-1 加法运算二进制和转化成十进制数电路顶层实体端口信号说明：sum：加法运算输出的和result：运算结果显示使能信号sum_display：将和转化成十进制后的输出信号加法运算的和转化成十进制数电路其连接电路图如10-2。图10-2 加法运算二进制和转化成十进制数电路连接图加法运算二进制和转化成十进制数的关键VHDL程序如下：architecture one of adder_bin_ten1 isbeginprocess(result)begin if result=1 then d=conv_integer(din);

27、end if;end process;end;9.2 十进制转化成BCD码电路将十进制转化成BCD码比较容易实现，由于先前已经将二进制数转化成了十进制数，而VHDL支持整数除法，所以可以将十进制数通过除以10、100、1000来获得各个位数上的值。以加法运算的十进制数转化为BCD码为例，顶层端口定义如图10-3。 图10-3 加法运算十进制数转化成BCD码电路顶层实体端口信号说明：a：二进制转化为十进制后的数d1：个位数d2：十位数d3：百位数d4：千位数d5：万位数加法运算的十进制数转化为BCD码的关键VHDL程序如下：architecture one of adder_ten_bcd is

28、signal b:integer;signal b1,b2,b3,b4,b5:integer;beginprocess(a)beginb=conv_integer(a);b5=b/10000;-万位b4=(b-b1*10000)/1000;-千位 b3=(b-b1*10000-b2*1000)/100;-百位b2=(b-b1*10000-b2*1000-b1*100)/10;-十位b1=b-b1*10000-b2*1000-b1*100-b2*10; -个位end process;d1=b1;d2=b2;d3=b3;d4=b4;d5=b5;end;9.3 二进制转化为BCD码顶层电路设计将二进制转化为十进制电路和十进制转化为BCD码电路连接成顶层电路，这样就可以实现将二进制转化为数码管显示所需要的BCD码。各运算电路二进制结果转化成BCD码都采用这个原理来实现，以加法运算的二进制转BCD码为例，顶层端口定义如图10-4