如何用Tektronix示波器测试PCIExpress总线.docx

1、如何用Tektronix示波器测试PCIExpress总线如何用Tektronix示波器测试PCI Express总线图目录表目录如何用Tektronix示波器测试PCI Express总线关键词：PCI Express，Tektronix，物理层，扩频时钟摘要：本文首先介绍了PCI Express总线的测试条件，包括测试仪器、测试点和测试数据，其次介绍了如何搭建测试环境，再次重点介绍了各个电气项目的测试步骤，主要分为发送端和接收端测试，最后介绍了使用Tektronix的软件近一步分析被测数据的方法。术语和缩略语清单：DUT：the device under test ，被测设备PCI-SIG

2、: PCI Special Interest Group ，PCI特殊兴趣组ECB：etched circuit board 蚀刻电路板CEM ：PCI Express Card Electrical Mechanical ，PCI Express卡电气机械规范PCE：PCI Express Compliance Module：PCI Express一致性测试模块PCMCIA：Personal Computer Memory Card International Association，PC机存储卡国际协会TIE：Time Interval Error，时间间隔误差SSC：Spread Spe

3、ctrum Clock ，扩频时钟1 PCI Express简介1.1 概述PCI Express总线是由Intel倡导开发的处理器系统总线，采用点对点连接的串行互连技术。目前已经被PCI SIG接受并成为PCI、PCI X的继承者，目标是完全取代PCI和PCI X。PCI Express 用高速串行接口替代了PCI的并行接口；用点到点的基于Switch 的交换式通讯和基于包的传输协议替代了PCI的基于总线的通讯和传输协议。它还引入了一些新的特性：更强的电源管理、服务质量控制（QoS），支持热拔插，以及完善的错误处理和恢复。同时PCI Express软件上可以完全兼容PCI。和其他串行数据标准

4、一样，PCI Express也是分层的结构，如下图1，它分为事务层（Transaction Layer）、数据链路层（Data Link Layer）和物理层（Physical Layer）。每一层都有自己的应用标准和一致性测试方法。其中的物理层又分为逻辑子层和电气子层。电气子层主要处理高速串行数据包的交换和电源管理；逻辑子层主要负责复位、初始化、编解码等。图1 PCI Express的分层结构PCI Express每对线路提供2.5Gbit/s带宽，可以通过多个线路捆绑提供更高的带宽。下图展示了一个典型的4PCI Express连接的物理层拓扑。此图中的连接是由多个收发线路对捆绑而成的，每一

5、个收发线路对称为一个lane，可以通过多个lane的捆绑提供较高带宽。每个lane包括一个发送差分对（Tx+，Tx-）和一个接收差分对（Rx+，Rx-），共有4根信号线，能够实现双向各2.5Gbit/s的速率，那么4即4个lane的捆绑，可以实现双向各10Gbit/s的速率。图2 输出阻抗控制PCI Express规范支持1，4，8，16，32几种lane宽度配置，对于每一种配置的传输速率是每个lane的速率（2.5Gbit/s）乘以lane的个数，如下表所示。表中Gen1表示第一代PCI Express，Gen2表示第二代PCI Express。表1 不同lane宽度的速率PCI Expre

6、ss总线现在已经发展到了第二代（GEN2），第二代PCI Express总线每个lane的速率由2.5Gbit/s上升到了5Gbit/s。本文主要介绍了基于PCI Express 1.0a标准的PCI Express总线测试。1.2 物理互连方式PCI Express总线支持几种不同的连接方式： PCB上IC间的互连连接方式如下图，典型应用是在系统主板上一些芯片之间传递大量数据。图3 PCB上芯片和芯片之间的互连 高速背板及板间互连连接方式如下图。板和板之间不管是直接互连（两个连接器直接连接）还是通过高速背板互连，为了消除发送端和接收端器件共模偏置电压的不匹配，增加板和板之间的兼容性，规范定义

7、发送端需要AC耦合电容。典型应用就是计算机或服务器的主板和PCI Express插卡。（a）板间互连（b）通过高速背板互连图4 高速背板及板间互连 系统间互连连接方式如下图，两个系统的板卡通过电缆或者光纤相连。图5 系统间互连2 测试条件2.1 一致性测试点PCI Express标准定义了系统级测试时的一致性测试点，这些测试点基本上都是在系统中不同厂家的系统元件需要互连的地方选取的兼容性测试点。下图是完整的互连系统中几个典型的兼容性测试点，其中TP1和TP4在基本的规范中定义；TP2和TP3在CEM和Cabling规范中定义。这些测试点也就是测试仪器的探头连接点。图6 PCI Express测

8、试点2.2 一致性测试码流(Compliance Pattern)PCI Express规范为了方便测试, 只要输出端在一定的闲置的时间后得不到接收端的应答,芯片便会进入一致性测试状态, 该状态下芯片将会重复输出连续的K28.5, D21.5, K28.5,D10.2的序列，这个序列称为一致性测试码流，如下表所示：表1 一致性测试序列 对于一致性测试负载，PCI Express设备将会输出一致性测试码流方便测试；对于不断开链路的测试可以直接用业务数据流测试。2.3 测试工具2.3.1 测试仪器及软件本文主要介绍利用Tektronix示波器和其携带的软件测试PCI Express 1.0a规范中

9、定义的电气特性。对于Gen1 2.5Gbps的信号测试，PCI-SIG建议使用6Ghz以上的实时示波器，以捕获高次谐波分量，PCI-SIG要求的最小采样率为20GS/S。对于Gen2 5Gbps的信号测试，PCI-SIG建议使用12Ghz以上的实时示波器。Tektronix公司主要有TDS/CSA7000（带宽大于等于6GHz） 和 TDS6000 系列示波器可以满足此要求，配以带宽大于6GHz的探头使用。TDS7704（带宽7GHz）示波器和P7260（带宽6GHZ，单端探头）可以满足测试要求。需要注意的是：测试前最好先对测试探头和示波器进行校准。应用软件主要是Tektronix的RT-Ey

10、e串行数据一致性和分析应用软件（简称RTE）和PCE一致性模块。PCE是包含在RTE中的一个模块，是可以选择的模块，它可以进行PCI Express规范中定义的幅度、时序和抖动测试。2.3.2 测试夹具PCI Express标准定义了2种夹具用于PCI Express的一致性测试。两种夹具分别被称为一致性负载板CLB(Compliance Load Board)和一致性基板CBB (Compliance Base Board)。CLB用来测试系统的主板，CBB用来测试插卡。这两种夹具主要是接在计算机主板的PCI 插槽上使用。PCMCIA还提供了系统发送一致性测试卡以方便笔记电脑本发送器的测试。

11、两种夹具示意图和使用方法图如下：图7 CLB夹具及测试组网示意图 图8 CBB夹具及测试组网示意图3 搭建测试环境3.1 如何连接探头和被测设备示波器和探测设备的互连直接影响着被测信号的信号质量，PCI Express总线的测试有四种方法连接探头和被测设备，根据实际情况选用任何一种方法进行测试。 伪差分（Pseudo-Differential）有源探头 差分有源探头 伪差分SMA连接器 差分SMA连接器注意：伪差分（Pseudo-Differential）含义是差分信号通过两个示波器通道相减得到，而不使用真正的差分探头。3.1.1 伪差分有源探头利用两个有源探头（差分或者单端）分别连接差分信号

12、的两根信号线D和D，下图为PCB上IC间互连时的测试示意图。每个探头可以同时捕捉信号的AC和DC分量，因此还可以观测差分信号上的共模影响。差分信号就由ET-Eye软件执行两通道D+和D-波形相减得到。共模AC测量由（D+D-）/2数学运算得到。图9 伪差分有源探头这种连接技术可以在完整的正在发送数据的链路上测试，也可以终端连接假负载测试。它不影响链路的完整性。不管是哪一种情况，单端探头的测试位置都要尽量靠近两端的终端电阻，靠近哪端视测试的是发送端指标还是接受端指标，并且地线越短越好。这种技术用了示波器的两个通道，因此测量前需要去除通道之间的skew。采用这种方法可以利用P7260有源单端探头。

13、自己研发的产品，一般不需要兼容其他公司的产品，因此建议采用这种方法测试，而且只需测试接收端的信号指标，只有在问题定位时才可能需要测试发送端的信号指标。3.1.2 差分有源探头差分信号可以利用一个差分探头直接测量，下图为卡和卡之间互连的测试示意图。图10 差分有源探头这种连接技术可以在完整的正在发送数据的链路上测试，也可以终端连接假负载测试。不管是哪一种情况，差分探头的测试位置都要尽量靠近两端的终端电阻，靠近哪端视测试的是发送端指标还是接受端指标。这种连接技术用了一个示波器通道，所以不需要de-skew。3.1.3 伪差分SMA连接器许多测试夹具/标准电路上具有SMA高频连接器，那么可以选择SM

14、A伪差分的方法测试信号。下图所示为DUT的输出直接连接了示波器的两个通道，每个通道有一个50欧姆的输入电阻。现在很多高性能的示波器都带有SMA输入，利用这种方法不再需要专门购买差分探头测试。因为示波器内部是直接端接50欧姆电阻到地，所以被测信号要经过AC耦合。图11 差分SMA连接器如上图，若利用示波器的ch1和ch3通道测量，那么差分信号就由ET-Eye软件执行ch1减去ch3通道波形得到。共模AC测量由（ch1ch3）/2数学运算得到。这种探测连接的技术需要破坏链路，在示波器内部每边连接一个50欧姆的终端匹配电阻。在这种模式，PCI Express SerDes 将发送640 bit抖动测

15、试码流（一致性测试码流）以使数据相关抖动最大。这种技术用了两个通道，测量前需要去除通道之间的skew。这种方法需要测试夹具或者电路上具有SMA高频连接器，并且使用SMA电缆测试最好要求能够断开后端接收芯片即断开链路，避免接收负载对信号的影响。3.1.4 差分SMA连接器SMA输入差分探头为卡和卡之间以及卡和电缆之间接口的兼容性测试点提供了一个良好的测试方法。下图为这种方法的测试示意图。图12 差分SMA连接器这种连接也需要破坏链路。在这种模式，PCI Express SerDes 将发送640 bit抖动测试模式以使数据相关抖动最大。这种方法示波器只需要一个通道，不需要de-skew。可以采用

16、Tektronix P7380SMA (Differential Signal Acquisition System with SMA Inputs)探头和与其匹配的电缆进行测试。3.2 如何应用RT-Eye3.2.1 设置RT-Eye在连接好探头和DUT后，点击DEFAULT设置按钮，然后再点击AUTOSET按钮，屏幕上显示串行的数据流。然后开始运行RT-Eye软件。1) 选择菜单File Run Application RT-Eye Serial Compliance and Analysis.图13 RT-Eye软件的默认菜单2) 从菜单项Modules下拉菜单中选择PCI Expres

17、s Compliance Module图14 选择PCI Express Compliance Module注意：如果在下拉菜单中没有PCI Express，说明PCI Express Compliance Module还没有安装。使用串行分析模块时，可以使用RT-Eye软件help菜单中的在线帮助。3.2.2 时钟恢复和分析窗口使用下面的方法定义所有PCI Express一致性测量的数据设置。 RT-Eye的“SmartGating”用来设置一个软件时钟恢复窗口（clock recovery window）和一个分析窗口（analysis window），如下图，它可以由串行分析模块的菜单项

18、Measurements Configure Gating得到，是在PCI Express Compliance Module模块外面的。图15 时钟恢复窗口和分析窗口 时钟恢复窗口是由3500个连续的UIs（Unit Intervals，周期）组成的，UIs的平均值作为参考时钟。利用采集的数据中最开始的3500个UIs。 分析窗口是由3500个UIs的时钟恢复窗口中的中间250bits组成的。眼图模板是基于250bit分析窗口的中间位置构建的。眼图和抖动测量都是基于这250bits的。以上是规范REV1.0a的时钟恢复方法。不同的规范时钟恢复的算法也不同，时钟恢复的算法差异会导致眼图和抖动测

19、试结果的差异。由于PCI-Express是采用内嵌式时钟传输的串行信号，在进行抖动和眼图分析时，必须模拟接收端的PLL模型进行时钟恢复去测量发送端的信号，以真实有效的评估信号在接受端所“看到”的信号效果。REV1.0a的时钟恢复方法可同时用于SSC（扩频时钟）打开或者关闭时的测量，并可最大限度减少测量结果的差异。3.2.3 PCE配置针对Rev1.0a、Rev1.1、Rev2.0规范及其针对不同应用的子规范，泰克公司的RTE-PCIE软件提供了一个完整的完全符合一致性测试规范的解决方案。在该软件中涵盖了所有的测试点，包括19个不同的测试模板，使用户可以方便地根据自己的测试要求进行选择。下图为测

20、试规范和测试点的选择界面。 图16 RTE-PCIE软件中测试方法和测试规范的选择界面 图中Specification选项为：Rev1.0a 2.5 Gb/s；Rev1.1 2.5 Gb/s；Gen2 5 Gb/s；Use SIG-TEST测试点选项为：对于Rev1.0a 2.5 Gb/s ：Receiver；Driver；CEM: Add-In；CEM: System；Mobile LP: TransmitterUser Defined Using Dynamic Test Points对于Rev1.1 2.5 Gb/s ：Base: Transmitter；Base: Receiver；C

21、EM: Add-In；CEM: SystemCable: Transmitter；Cable: Receiver；ExpressModule: System TX；ExpressModule: TX PathUser Defined Using Dynamic Test Points；Reference Clock对于Gen2 5Gb/s：Base: Transmitter；Base: ReceiverUser Defined Using Dynamic Test Points ；Reference Clock同时用户可以根据不同的规范配置时钟恢复的方法，针对Rev1.1或者2.0分别可以设置

22、SSC或者Clean Clk的时钟恢复算法。且其时钟恢复的算法已经内嵌在软件中，不需要用户再进行复杂的设置，设置界面如下图。图17 RTE-PCIE软件中时钟恢复方法的设置界面 其它功能3.2.4 其他功能 给器件一个IDPCI Express Compliance Module提供一个图形用户接口，方便用户输入器件ID和描述。在这个图形用户界面中输入的数据将会显示在一致性测试报告中，推荐使用此功能方便各器件测试结果的识别。 生成一致性测试报告在菜单中选择Utilities Reports 即可生成完成的一致性测报告。4 PCI Express驱动器（Tx）一致性测试4.1 测试准备发送端测试

23、时一般断开链路即断开后端具体接收芯片对其的影响，用标准的一致性测试负载对其进行测试。TX一致性测试的负载如下图，其中串联交流耦合电容为75nF200nF；单端端接电阻50。 图18 TX一致性测试负载当终端连接了一个测试负载时，PCI Express SerDes将自动的发送一致性测试码流（见上文定义），这种一致性测试码流是640bit的重复模式。探头连接的方案可以直接选择SMA连接,差分或者伪差分都可以，也可以使用带有一致性测试负载的测试夹具，然后用差分或者单端探头测试。4.2 信号指标要求4.2.1 差分发送器输出表1 一致性测试序列4.2.2 发送器一致性眼图针对不同的规范和子规范，PC

24、I-SIG定义了不同的模板，以根据模板进行一致性测试，所有的眼图测试结果都必须符合模板的测试要求。不同的应用环境不同的测试点，模板也会不同，这可以在RTE-PCIE软件中选择。下面就是针对REV 1.0a Base Specification的Transmitter端制定的模板，图中大方框（虚线）为跳变位的模板，小方框（实线）为非跳变位（去加重位）的模板，示波器可以分别显示这两个模板的适配情况。通过两个波形能够看出预加重或去加重之后的信号情况。图19 发送器一致性眼图4.3 进行TX一致性测试在同一次的采样中可以同时选择和运行所有的发送器测量项目。步骤如下：1) 选择Measurements

25、Select.2) 根据实际使用的探头选择探头类型为Differential 还是 Single Ended 3) 从TEST下拉菜单中选择Driver图20 测量选择菜单设置4) 选择所有的或需要的测量项目5) 点击Configure按钮进入Configuration菜单设置信号源6) 点击Start按钮过一会屏幕上会显示测试的结果。下图为Driver一致性测试的结果，图中所有的测试项都PASS。图21 Driver一致性测试的结果5 PCI Express驱动器（Rx）一致性测试5.1 测试准备接收端测量时一般直接在完整的数据链路上，用高带宽差分或者单端探头进行测试。探头的位置尽量靠近接收

26、器件引脚；另外假负载也可以用作终端。示波器和探头的选择参考上面的介绍，通道都采用20GS/s的采样率。5.2 信号指标要求5.2.1 差分接收器输入表1 差分接收器输入指标5.2.2 接收器一致性眼图图22 接收器一致性眼图5.3 进行完全的RX一致性测试在同一采样中可以同时选择和运行所有的RX测量项目，测试步骤如下：1) 选择Measurements Select.2) 根据所用探头选择探头类型Differential 还是 Single Ended3) 从Test下拉菜单中选择Receiver4) 选择所有项目或者需测试的项目5) 点击Configure按钮进入Configuration菜

27、单设置信号源6) 点击Start按钮开始测试。下图是Receive一致性测试的结果，所有的测试项PASS。图23 Receive一致性测试的结果6 扩频时钟（SSC）和抖动的测试6.1 扩频时钟（SSC）测试在PCI-Express 规范中明确规定Data rate 可以以+0% 至-0.5%的速率进行调制，调制频率为30KHz-33KHz之间。采用了SSC（扩频时钟）后可以将Data rate进行调制从而减少EMI,减少系统内部的干扰的同时也减少对外部的辐射。 在进行扩频时钟测试的时候，由于扩频时钟周期大概为30us,需要捕获2.5Gbps的数据，示波器的采样率至少为20Gbps,捕获一个扩

28、频时钟周期至少需要20Gb/sX30us=0.6M的存储深度，为了准确测量，一般建议至少捕获10个以上的扩频时钟周期，所以示波器需要在20Gb/s的采样率下至少使用6M的存储深度。 使用泰克的Jitter3 Advanced软件可以对SSC（扩频时钟）进行准确的测试分析。测试过程如下：1) 测试环境建立后，引入测试信号（要求为实时采样）；2) 打开示波器的抖动测试软件TEK Jitter3 Advanced；3) 设置足够的存储深度，至少使用6M的存储深度。4) 选择抖动测量项为TIE（抖动的高级分析都以TIE为基础），并使能该项绘图功能，用来显示是否还有其他抖动成分存在；5) 选择抖动的时间

29、趋势图测试，实行TIE的时间趋势测量，并使能该项绘图功能。设置相应的抖动滤波器，由于SSC为30K左右，建议将滤波器模型设置为100KHz的低通滤波，可以将高频的噪声滤除，绘出TIE抖动随时间变化的趋势图，即可得到SSC曲线，如下图，可以由SSC曲线粗略计算调制信号的频率，考察调制信号波形是否合格。注意：此处的滤波是对调制后信号的TIE进行低通滤波，仅是将抖动中的高频部分滤掉，并没有对实际信号做滤波，以便使低频的抖动趋势更加明显。6) 选择抖动的频谱图测试，实行TIE的频谱测量，并使能该项绘图功能。该项测试可考察调制信号频率是否合格；7) 一般选择单次触发减少由于示波器触发抖动引起的测量误差；

30、8) 开始测量（由于数据量较大，可能在数据采集后需经过很长的计算时间） 图24 使用JA3软件对SSC进行分析 图25 PCI-Express的SSC（扩频时钟）曲线 6.2 抖动测试PCI Express规范中定义的抖动测试包括发送端TTX-EYEMEDIAN-to-MAXJITTER(偏离抖动中间值的最大值和抖动中间值之间的时间差)和接收端TRX-EYEMEDIAN-to-MAXJITTER，这两个分项可以在发送器和接收器一致性测试时进行，即在一致性测试时选择TIE JITTER测试项目即可。RT-Eye串行分析模块不但提供了测量在一定误码率下的总抖动的方法，而且还提供了随机抖动部分和确定

31、性抖动部分的分离；以及其他抖动分量的分离。这些测量项目可能不是一致性规范的要求，但是对于发送器的设计还是很有用的。这种测量的具体算法可以参考RT-Eye在线帮助。图26 一定误码率下的抖动测试结果7 进一步的分析方法这一章更进一步的介绍RT-Eye串行分析模块的几个有用的特点，设计和验证工程师可以利用它们更进一步的确保设计和PCI Express标准的一致性。7.1 通过任何连续的250UIs确保一致性标准中说明对于任何采集到的250个连续的UIs波形，测试项都必须通过一致性测试。这意味着测量结果对于无穷多的采集波形也应该是通过的。为了确保和标准的一致性，建议采集很多的波形查看测试结果。这可以通过改变序列模式从RUN到FREE RUN即可。下图展示了UI测量时采集了3milion UIs波形的情况，250是当次的采样，3milion是经过10小时测试的累积。图27 3milion UIs的测试结果7.2 附加的分析图形在PCE一致性模块中可以看到的图形主要有发送端和接收端眼图。利用串行分析模块可以另外生成一些附加的波形，以便链路验