VGA彩色信号发生器.doc

1、湖南涉外经济学院课程设计报告课程名称：EDA技术及应用报告题目：VGA彩色信号发生器学生姓名：所在学院：信息科学与工程学院专业班级：电信1001班学生学号：104328018143070指导教师：廖亦凡、黄科2013年6月27日EDA技术及应用课程设计任务书报告题目VGA彩色信号发生器完成时间2013.6.17至2013.6.28学生姓名专业班级电信1001班指导教师黄科、廖亦凡职称 讲师总体设计要求和技术要点1.任务及要求 用FPGA实现VGA的彩条信号显示通过按键实现横纹、竖纹、方格图案的变化并能进一步设计出文字、图像的显示。显示图像分辩率为640480刷新率为60Hz。按湖南涉外经济学院

2、课程设计管理办法要求提交课程设计报告。2.设计提示 VGA显示原理：当显示屏分辩率为640480时，整个屏上有640480=307200个点(也称为像素)，每个点的位置由其所在行和列确定，一幅图像就由这样的点阵来显示，像素点点亮的方式为从左到右，从上到下一行一行地扫描，当一屏扫完也就完成了一帧图像的显示，一秒钟扫60帧图像，其刷新率为60Hz。设计的关键在于：1、显示某一颜色的位置；2、如何由二进制代表颜色。应当注意，VGA显示器每扫描完一行，再扫描一下行时会花一定时间来准备，因此要满足时序要求。VGA行扫描时序图（一）、同样每扫描完一帧，再扫描下一帧行时也会花一定时间来准备，因此也要满足其时

3、序要求。VGA场扫描时序图显示的颜色用三位二进制表示，共可以显示八种颜色，对应关系如下表所示：颜色编码表颜色黑蓝绿品红青黄白R00001111G00110011B01010101工作内容及时间进度安排一、预设计阶段(第17周星期一）: 包括教师授课、方案论证、设计计算和完成预设计（1天）。二、安装调试阶段（第17周星期一至第18周星期三）: 包括检查程序、调试和检测,完成任务（7天）。三、总结报告阶段（第18周星期四至第18周星期五）: 包括总结设计工作,写出设计说明书和最后的考核（2天）。课程设计成果一、课程设计作品检查错误、调节程序。出现仿真的结果和仿真的图像。二、课程设计总结报告（1）严

4、格遵守课程设计报告格式要求。做到内容完整正确、格式规范。（2）课程设计报告正文部分内容应包括：a.设计题目；b.主要指标和要求；c.方案选择及工作原理；d.电路性能指标测试结果,是否满足要求及对成果的评价；e.收获、体会和改进设计的建议。出勤与纪律1.课程设计时间：上午8：0011：30，下午2：005：302.学生应严格遵守纪律，不迟到、不早退、不无故缺课。3.学生在课程设计期间，注意自身与他人安全，爱护实验室财产，违者按相关文件追查责任。4.课程设计报告独立完成，不得以任何形式抄袭他人资料或成果（包括但不限于同学的资料或网上资料）。一经发现该科目计0分。 摘要 本实验报告为VGA显示控制器

5、设计报告。实验设计了基于Verilog描述的VGA显示控制器，通过FPGA控制显示器显示色彩和图形。完成的功能包括8种颜色的横向彩色、纵向彩色条幅的显示以及已经棋盘格的显示。实验的重心放在了显示控制器的系统层面的设计，采用了自顶向下的思路进行设计。报告中给出了完整的设计思路和过程，并将系统分模块进行了详细的设计，给出了Verilog语言描述。完成了核心模块以及系统整体的仿真验证。最终下载到GW48实验箱上测试通过。关键词：VGA；彩色信号发生器；FPGA；RGBabstractThis lab report for the VGA display controller design repor

6、t. Experiment was designed based on Verilog description of VGA display controller, through the FPGA control monitors display colors and graphics. Complete functions including eight kinds of color in longitudinal and transverse chromatic color banner display and has the checkerboard. The experiment f

7、ocuses on the design of controller of the system level, with the idea of top-down design. Report presents a complete design idea and process, and divide the system module in detail the design, the Verilog language description is presented. Completed the core module and simulation of the system as a

8、whole. Finally downloaded to GW48 experiment box on the test pass.Key words: VGA; Color signal generator; FPGA; RGB目录一、概述1二、系统设计11、系统的工作原理12、VGA显示原理13、按键模块控制VGA显示模式2三、程序设计21.程序流程图32、源程序及其说明43.试验现象7四、仿真结果9五、总模块图、总原理图及引脚图9六、结论与心得10七、参考文献116一、概述VGA显示控制器实现的主要功能是向显示器发出图形控制信号，产生相应的图形显示。这个标准几乎包括了人类视力所能感知的所

9、有颜色，是目前运用最广的颜色系统之一。本次课程设计主要是VGA显示控制器，使屏幕显示横彩条、竖彩条、棋盘格。二、系统设计1、系统的工作原理FPGA是EDA课程设计的整个系统的核心，通过对其编程可输出RGB三基色信号和HS 、VS行场扫描同步信号。通过Verilog编写响应的彩条控制器程序，产生彩条信号，当 FPGA接受到彩条控制信号后，内部的数据选择器模块根据控制信号选通相应的图像生成模块，输出图像信号，与行场扫描时序信号一起通过15帧D型接口电路送入VGA显示器，在VGA显示器上便可以看到对应的彩色图像。FPGA所需工作时钟由外部高精度有源晶振提供。2、VGA显示原理工业标准的VGA显示模式

10、为：64046816色60Hz。常见的彩色显示器，一般由CRT (阴极射线管)构成，彩色是由R、G、B（红、绿、蓝）三基色组成，CRT用逐行扫描或隔行扫描的方式实现图像显示，由VGA控制模块产生的水平同步信号和垂直同步信号控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生R、G、B三基色，合成一个彩色像素。扫描从屏幕的左上方开始，由左至右，由上到下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位置，在回扫期间，CRT对电子束进行消隐，每行结束是用行同步信号HS进行行同步；扫描完所有行，再由场同步信号VS进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。VG

11、A行同步信号HS和场同步信号VS的时序图如图2所示， T1为行同步消隐（约为6s）；T2为行显示时间（约为26s）；T3为场同步消隐（两个行周期）；T4为场显示时间（480个行周期）。显示器每扫描完一行，再扫描一下行时会花一定时间来准备，因此要满足时序要求，见图1从0计数到639图1VGA行扫描时序图同样每扫描完一帧，再扫描下一帧行时也会花一定时间来准备，因此也要满足其时序要求，见图2从0计数到479图2 VGA场扫描时序图对于VGA 显示器的上述五个信号的时序驱动要严格遵循“VGA工业标准”，即64048060HZ模式，否则无法显示正确地图象。VGA工业标准要求的频率：时钟频率：25.175

12、MHz(像素输出的频率)行频： 31469Hz场频： 59.94Hz（每秒图像刷新频率）图象信号显示的颜色种类与表示R、G、B三基色的二进制数位数有关，表1列出了8种颜色的编码方式。表1 VGA颜色编码颜色白黄表红品绿蓝黑R11110000G11001100B10101010 竖条纹 横条纹3、按键模块控制VGA显示模式 #条纹 棋盘格图3 VGA显示方框图三、程序设计1.程序流程图 开始 行同步扫描扫描完480 行CRT生产消隐N 场同步扫描 输出MD=00MD=11MD=01MD=10选择#图选择横条图选择竖条图选择棋盘格子图图4 VGA程序流程图2、源程序及其说明module color

13、(clock50MHz,MD,rgb,hs,vs);input clock50MHz; input1:0 MD; output hs,vs; output2:0 rgb;reg hs,vs,clock; reg2:0 rgb,rgbx,rgby,rgba,rgbb; reg9:0 hcnt,vcnt;parameter h_Ta=96,h_Tb=40,h_Tc=8,h_Td=640,h_Te=8,h_Tf=8,h_Tg=800;parameter v_Ta=2,v_Tb=25,v_Tc=8,v_Td=480,v_Te=8,v_Tf=2,v_Tg=525; always(posedge cloc

14、k50MHz)/2分频，得到25MHZ的频率begin clock=clock;endalways(posedge clock) /行计数800begin if(hcnt=h_Tg-1) hcnt=0; else hcnt=hcnt+1;endalways(negedge hs) /场计数525begin if(vcnt=v_Tg-1) vcnt=0; else vcnt=vcnt+1;endalways(posedge clock)/clock 25MHzbegin if(hcnt=h_Ta-1) hs=0; /产生行同步信号 else hs=1; endalways(vcnt)begin if(vcnt=v_T