计组实验报告.docx

1、计组实验报告 计算机组成原理实验报告实验1：VERILOG 设计基础 专业班级：14级计算机二班 学号：14048001 姓名：杨娜学号：14048003 姓名：周蓉实验地点： 理工楼901 实验时间：2016年5月14日实验十 VGA显示控制器的设计一、实验目的 1、 学习VERILOG的基本语法和编程规则2、 掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法3、 理解带使能控制和异步清零的8位寄存器的设计原理4、 掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法5、 掌握移位寄存器的设计方法二、实验任务1、设计一个带使能控制和异步清零的8位寄存器RE

2、G8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。模块的端口描述如下：端口名端口方向端口位宽端口功能Resetn(cclr)in1输入清零信号，低电平时有效，有效时输出Q立即变为0Enable(rl)in1输入使能信号，高电平有效，有效时芯片工作Controlin1输出使能信号，高电平有效，有效时信号输出Clockin1输入时钟信号，正跳变（上升沿）有效Din8输入数据源DQout8输出寄存器值Q，当Resetn为高电平且Clock发生正跳变时，Q=D；当Resetn信号为低电平时Q的值立即变为0。Qbout8输出信号Qb，其值为Q的反

3、模块的参考物理结构如下：模块的使用注意事项1. 数据源D（7.0）一直加在寄存器的数据输入端；2. 周期性的时钟信号Clock一直加在寄存器的时钟输入端3. 使能信号Enable控制寄存器是否接受数据。当Enable = 0时，寄存器不接受数据，保持原来的状态不变；当Enable = 1时，在时钟信号Clock正跳变时，寄存器接受并保存当时D（7.0）的数据；4. 本寄存器其它方面的功能与上述的寄存器相同。 完成的参考电路图如下： dout=q2、设计一个有左、右移位功能的8位寄存器REGSHIFT8，并仿真验证。模块的端口描述如下：端口名端口方向端口位宽端口功能ResetnSw17in1输入

4、清零信号，低电平时有效，此时输出Q立即变为0ClockKey0in1移位时钟信号，正跳变（上升沿）有效ModeSw16 15in2工作模式控制信号：01左移位，10右移位，00或11 时不移位Q=D。Din8输入数据源DQout8输出寄存器值Q，当Resetn为低电平时Q的值立即变为0；当Resetn为高电平且Clock发生正跳变时，接收D的值。LinSw14in1输入信号，其值为左移位的移入信号。Loutout1输出信号，其值为左移位的移出信号。RinSw13in1输入信号，其值为右移位的移入信号。Routout1输出信号，其值为右移位的移出信号。三、实验内容1、通过输入数据先进行计算，并通

5、过实验进行验证REG8X。(1)、将清零信号Resetn（sw17）设为0，将输入信号D（sw7sw0）设为10101010，观察输出信号Q（ledr7ledr0）和Qb（ledg7ledg0），观察并记录输出。(2)、将清零信号Resetn（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。(3)、将输入信号D（sw7sw0）设为01010101，观察并记录输出。(4)、在时钟信号处输入一个上升沿（按下key0），观察并记录输出。(5)、自行完善设计表格，观察并记录测试输出。实验数据表清零信号Reset使能信号Enable输入信号D（二进制）时钟信号Clock输出

6、信号Q（二进制）输出信号Qb（二进制）0010101010100000000000000001010101010上升沿10101010101010101110101010上升沿10101010010101011101010101101010101000000001101010101上升沿01010101101010101010101010上升沿10101010101010100010101010上升沿00000000111111111011110000上升沿11110000111100001111110000上升沿11110000000011111111100000上升沿11100000000

7、111112、通过输入数据先进行计算，并通过实验进行验证REGSHIFT8。(1)、测试清零信号Resetn(2)、测试移位功能(3)、测试寄存功能 (4)、自行设计表格观察并记录测试输出。实验数据表三、实验仪器及设备：1、PC机 2、Quartus 9.0 3、DE2-70 4、显示器四、实验步骤1、编写VERILOG代码2、功能仿真进行分析与综合，排除语法上的错误建立波形仿真文件，输入激励生成功能仿真网表进行功能仿真，观察输出结果3、选择器件DE2_115开发板的使用者请选择CYCLONE IV 4CE1154、绑定管脚5、下载验证DE2_115开发板的下载:使用USB-Blaster进行

8、下载代码如下：1、带使能控制和异步清零的8位寄存器module lab1_Preg#(parameter WEISHU=8)(input rL,input clk,input cclr,input control,input WEISHU-1:0 d,output WEISHU-1:0 dout );wire WEISHU-1:0 w_0;wire WEISHU-1:0 w_1;wire WEISHU-1:0 w_2;wire w_3;reg WEISHU-1:0 w_dff;assign w_2=w_0|w_1; assign dout=(control)?(w_dff):(WEISHU-1

9、)1bz;always(posedge clk or negedge cclr)begin if(!cclr) w_dff=0; else w_dff=w_2;endassign w_0=d & (WEISHU-1)rL;assign w_1=(WEISHU-1)w_3 & w_dff;assign w_3=rL;endmodule2、有左、右移位功能的8位寄存器module jicunqi(reset,clk,mode,d,q,lin,lout,rin,rout);input reset;input clk;input 1:0mode;input 7:0d;input lin;input r

10、in;output 7:0q;output lout;output rout;wire 1:0 mode;reg 2:0countl=3b000;reg 2:0countr=3b000;reg 7:0q,lout,rout;always (posedge clk or negedge reset)begin if(!reset) q3b111) countl=3b111; countl=countl+3b001; q=dcountl; lout3b111) countr=3b111; countr=countr+3b001; q=dcountr; rout=q7; end default: q

11、=d; endcase endendendmodule引脚分配如下：1、带使能控制和异步清零的8位寄存器set_location_assignment PIN_Y23 -to cclrset_location_assignment PIN_M23 -to clkset_location_assignment PIN_Y24 -to controlset_location_assignment PIN_AB26 -to d7set_location_assignment PIN_AD26 -to d6set_location_assignment PIN_AC26 -to d5set_locat

12、ion_assignment PIN_AB27 -to d4set_location_assignment PIN_AD27 -to d3set_location_assignment PIN_AC27 -to d2set_location_assignment PIN_AC28 -to d1set_location_assignment PIN_AB28 -to d0set_location_assignment PIN_H19 -to dout7set_location_assignment PIN_J19 -to dout6set_location_assignment PIN_E18

13、-to dout5set_location_assignment PIN_F18 -to dout4set_location_assignment PIN_F21 -to dout3set_location_assignment PIN_E19 -to dout2set_location_assignment PIN_F19 -to dout1set_location_assignment PIN_G19 -to dout0set_location_assignment PIN_G21 -to qb7set_location_assignment PIN_G22 -to qb6set_loca

14、tion_assignment PIN_G20 -to qb5set_location_assignment PIN_H21 -to qb4set_location_assignment PIN_E24 -to qb3set_location_assignment PIN_E25 -to qb2set_location_assignment PIN_E22 -to qb1set_location_assignment PIN_E21 -to qb0set_location_assignment PIN_AA22 -to rL2、有左、右移位功能的8位寄存器set_location_assign

15、ment PIN_M23 -to clkset_location_assignment PIN_AB26 -to d7set_location_assignment PIN_AD26 -to d6set_location_assignment PIN_AC26 -to d5set_location_assignment PIN_AB27 -to d4set_location_assignment PIN_AD27 -to d3set_location_assignment PIN_AC27 -to d2set_location_assignment PIN_AC28 -to d1set_loc

16、ation_assignment PIN_AB28 -to d0set_location_assignment PIN_AA23 -to linset_location_assignment PIN_Y24 -to mode1set_location_assignment PIN_AA22 -to mode0set_location_assignment PIN_AA24 -to rinset_location_assignment PIN_Y23 -to resetset_location_assignment PIN_H19 -to lout7set_location_assignment

17、 PIN_J19 -to lout6set_location_assignment PIN_E18 -to lout5set_location_assignment PIN_F18 -to lout4set_location_assignment PIN_F21 -to lout3set_location_assignment PIN_E19 -to lout2set_location_assignment PIN_F19 -to lout1set_location_assignment PIN_G19 -to lout0set_location_assignment PIN_G21 -to

18、rout7set_location_assignment PIN_G22 -to rout6set_location_assignment PIN_G20 -to rout5set_location_assignment PIN_H21 -to rout4set_location_assignment PIN_E24 -to rout3set_location_assignment PIN_E25 -to rout2set_location_assignment PIN_E22 -to rout1set_location_assignment PIN_E21 -to rout0set_loca

19、tion_assignment PIN_J17 -to q0set_location_assignment PIN_G17 -to q1set_location_assignment PIN_J15 -to q2set_location_assignment PIN_H16 -to q3set_location_assignment PIN_J16 -to q4set_location_assignment PIN_H17 -to q5set_location_assignment PIN_F15 -to q6set_location_assignment PIN_G15 -to q7五、实验

20、心得 从数字电路到计算机组成原理，做了这么多次实验，我觉得实验过程中最重要的就是细心。按部就班，平心静气地按照要求来做一般不会有什么大问题，但一旦急躁就很容易出错。还有一方面，千万不要为了贪一点小方便就投机取巧。对基本原理的掌握是顺利做好实验的基础，在做第二个实验的时候，因为代码设计问题，导致在进行移位的时候出现时钟信号一次，移位只能移一次的情况，所以在代码设计阶段，我们还是应该考虑全面，形成完整的逻辑思考结构，完成更加全面的功能。六、实验结论带使能控制和异步清零的8位寄存器，清零信号为高电平，并且使能信号cl也为高电平时，寄存器在时钟信号clk的上升沿出输出。有左右移位功能的8位寄存器，清零

21、信号为高电平，并根据mode模式进行左右移位操作，左移位时，移出的最高位赋值给Lout，右移位时，移出的最低位给Rout。六、实验思考题1、通过行为描述设计8位寄存器和通过结构描述设计8位寄存器的不同点？答：行为描述采用进程语句，顺序描述设计实体的行为，即对设计实体按算法的路径来描述，抽象程度较高，注重表达寄存器是如何工作的，无需知道具体电路结构，只需用一种状态来描述；结构描述采用并行处理语句描述设计使体内的结构组织和元件互联关系，它描述了数据流和运动路线，运动方向和运动结果，体现寄存器具体的数据流及其构成，各组成间的联系，总体架构。两者最主要的区别在于信号传输的过程，行为描述是顺序进行；结构

22、描述是并行进行。2、移位寄存器是如何工作的，其功能是如何实现的？答：若干个触发器串接起来就构成一个移位寄存器，移位寄存器不仅能够寄存数码，而且具有移位功能。移位是数字系统和计算机技术中非常重要的一个功能。如二进制数0101乘以2的运算，可以通过将0101左移一位实现；而除以2的运算则可通过右移一位实现。通过模式选择以及时钟信号，来确定是否移位，功能表如下ResetCLKMODE结果移位输出0任意任意置零1上升沿00Q*=Q1上升沿01Q左移一位Q的高位1上升沿10Q右移一位Q的低位1上升沿11Q*=D3、如何给寄存器加入输入、输出控制功能？答：在寄存器的结构体中加上对控制端口EN的断言语句来控制输入输出4、利用时序仿真求出寄存器电路的输出延时，并探究工作频率的增加可能对延迟时间的影响？答：由仿真可以看出寄存器的输入输出具有比较大的延时，所以频率高了以后得到的结果就不一定正确