数字逻辑设计试题中文+答案.doc

1、2003数字逻辑考题一 填空题 （每空1分，共15分） 1 1910= 11010 Gray （假设字长为5bit） 2 若X=+1010，则X原=（ 00001010 ），-X补=（ 11110110 ），（假设字长为8bit） 3 26.12510= 1A.2 16= 00100110.000100100101 8421BCD4 65进制的同步计数器至少有( 7 )个计数输出端。5 用移位寄存器产生11101000序列，至少需要( 3 )个触发器。6 要使JK触发器按工作，则JK触发器的激励方程应写为(1,1 )；如果用D触发器实现这一转换关系，则D触发器的激励方程应写为( Q )。7 在

2、最简状态分配中，若状态数为n，则所需的最小状态变量数应为（log2n ）。8 有n个逻辑变量A，B，C.W，若这n个变量中含1的个数为奇数个，则这n个变量相异或的结果应为（ 1 ）。 9 一个256x4bit的ROM最多能实现（ 4 ）个（ 8 ）输入的组合逻辑函数。10 一个EPROM有18条地址输入线，其内部存储单元有（ 218 ）个。11 所示CMOS电路如图Fig.1，其实现的逻辑函数为F=（ A NAND B (AB) ） （正逻辑）。FABT2T1T4T3+ED二 判断题 （每问2分，共10分） 1 （ T ）计数模为2n的扭环计数器所需的触发器为n个。 2 （ F ）若逻辑方程A

3、B=AC成立，则B=C成立。 3 （ F ）一个逻辑函数的全部最小项之积恒等于1。 4 （ T ）CMOS与非门的未用输入端应连在高电平上。 5 （ F ）Mealy型时序电路的输出只与当前的外部输入有关。 Fig.1三 （16分）1 化简下列函数（共6分，每题3分）1） 2） 解： (a) (b) 2 分析下图所示的同步时序电路（10分）1） 写出触发器的输入激励表达式，输出表达式和状态转换表（或状态转换图）；2） 说明该电路实现什么功能？000010001100010110011001100110101000110010111101解： (a) (b)X=0时，电路为四进制加法计数器；X=

4、1时，电路为四进制减法计数器。四 分析下图所示的组合逻辑电路（12分）1 画出输出F对输入Z的定时关系图（假定输入X和Y都保持高电平，且每个门电路都有一个单位时间的延迟）；2 判定该电路是否存在有静态冒险问题，如果存在静态冒险，请消除它。ZF 解：(a) 上图红线(b) 存在冒险XZY F五 设计并实现一位全减器（12分） 电路实现D=A-B-C的功能，其中C是来自低位的借位信号，D是本位求得的差信号；电路还要产生向高位借位信号P。1 采用门电路实现该减法器电路（写出逻辑函数表达式，不做图）；2 采用74x138译码器和少量的逻辑门实现该减法器电路（画出电路图）。解：CBADP00000001

5、10010110110010011101001100111111六 分析下面的电路，完成下面的问题（15分）1 根据电路，完成给定的时序图；2 画出其状态转换图或状态转换表。解： (1) 上图红线(2)00000100101001001101110010000110101011000011100011001001001001011011011000011110七 请设计一个序列信号发生器，该电路能在时钟信号CP作用下，周期性输出“110010”的串行序列信号；要求采用最小风险方法设计；采用D触发器和必要门电路实现并画出电路原理图。（10分）。解：000111100110110001八 设计一个

6、101序列信号检测器，当输入连续出现101时，输出为1，否则输出为0；要求电路无风险（输入不可重叠，不做图）。（10分）例： 输入 1 1 0 1 0 1 0 0 1 1 0 1 1 1 0输出 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0解：状态转换表及编码SA01STASTA/0A1/0A1A10/0A1/0A10STA/0STA/1S*/ZSA010000/001/00110/001/01000/000/1S*/Z得到状态方程和激励方程00011110000d0110d000011110001d0100d000011110000d0111d0 画出状态图无效状态可以回到有效循环，该电路为自启动。