可编程序控制器试题与答案.docx

1、可编程序控制器试题与答案思考题：进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ 进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。VHDL复习题1 什么是VHDL？简述VHDL的发展史。答： VHDL是美国国防部为电子项目设计承包商提供的，签定合同使用的，

2、电子系统硬件描述语言。1983年成立VHDL语言开发组，1987年推广实施，1993年扩充改版。VHDL是IEEE标准语言，广泛用于数字集成电路逻辑设计。2 简述VHDL设计实体的结构。答：实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。根据IEEE标准，实体组织的一般格式为：ENTITY 实体名 IS GENERIC(类型表)； -可选项 PORT(端口表)； -必需项 实体说明部分； -可选项 BEGIN 实体语句部分；END ENTITY 实体名；3 分别用结构体的3种描述法设计一个4位计数器。答： 用行为描述方法设计一个4位计数器如下，其它描述方法，读者可自行设计。LIB

3、RARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA IS PORT (clk,clr,en:IN STD_LOGIC; Qa,qb,qc,qd:OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0);BEGIN Qa = count_4(0); Qb = count_4(1); Qc = count_4(2); Qd = coun

4、t_4(3);PROCESS (clk,clr) BEGIN IF (clr = 1 ) THEN Count_4 = 0000; ELSIF (clkEVENT AND clk = 1 ) THEN IF (en = 1 ) THEN IF (count_4 = 1111) THEN count_4 = 0000; ELSE count_4 = count_4+ 1; END IF; END IF; END IF; END PROCESS;END example;1 什么叫对象？对象有哪几个类型？答：在VHDL语言中，凡是可以赋于一个值的客体叫对象(object)。VHDL对象包含有专门数据

5、类型，主要有4个基本类型：常量(CONSTANT)、信号(SIGNAL)、变量(VARIABLE)和文件(FILES)。2 VHDL语言定义的标准类型有哪些？答 VHDL语言标准所定义的标准数据类型(1) 整数类型(INTEGER TYPE)(2) 实数类型或浮点类型(REAL TYPE FLOATING TYPE)(3) 位类型(BIT TYPE)(4) 位矢量类型(BIT_VECTOR TYPE)(5) 布尔类型(BOOLEAN TYPE)(6) 字符类型(CHARACTER TYPE)(7) 时间类型或物理类型(TIME TYPE PHYSICAL TYPE)(8) 错误类型(NOTE，

6、WARNIING，ERROR，FAILURE TYPE)(9) 自然数、整数类型(NATURAL TYPE)(10) 字符串类型(TRING TYPE)3 简述VHDL语言操作符的优先级。答： 在表2.1中，取反和取绝对值优先级较高，与、或逻辑运算的优先级低于算术运算的优先级。4 哪3种方法可用来进行类型转换？答：进行不同类型的数据变换，有3种方法：类型标记法、函数转换法和常数转换法。1 什么叫进程？简述进程的工作方式。答：进程（process）是由外部信号触发执行的一段程序。进程语句是并行处理语句，即各个进程是同时处理的，在结构体中多个Process语句是同时并发运行的。在进程内部是顺序执行

7、的。Process语句在VHDL程序中，是描述硬件并行工作行为的最常用、最基本的语句。进程Process语句中一般带有几个信号量例表，称为该进程的敏感量表。这些信号无论哪一个发生变化都将启动Process进程。一旦启动，进程Process中的程序将从上到下顺序执行一遍，由新变化的量引导进程产生变化结果输出。当进程的最后一个语句执行完成后，就返回到进程开始处，等待敏感量的新变化，引发进程的再一次执行。周而复始，循环往复，以至无穷。这就是进程的执行过程。2 什么叫模块？区分模块与进程。答：模块(Block)语句是结构体中积木化设计语言，适用于复杂项目设计。Block块是一个独立的子结构，可以包含P

8、ORT语句、GENERIC语句，允许设计者通过这两个语句将Block块内的信号变化传递给Block块的外部信号。同样，也可以将Block块的外部信号变化传递给Block块的内部信号。对VHDL语言中的Block模块进行仿真时，Block模块中所描述的各个语句是可以并发执行的，和模块中的语句书写顺序无关。进程语句是一段程序，这段程序是顺序执行的。3 用结构描述法和GENERATE语句设计一个8位移位寄存器。答：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY shift_register ISPORT(a，clk： IN STD_LOGIC； b：

9、OUT STD_LOGIC)；END ENTITY shift_regester； ARCHITECTURE eight_BIT_shift_register OF shift_register ISCOMPONENT dff - dff元件调用 PORT(a，Clk： IN STD_LOGIC； b： OUT STD_LOGIC)； END COMPONENT； SIGNAL X： STD_LOGIC_VECTOR(0 TO 4)；BEGIN X(0) = a； dff1：dff PORT MAP (X(0)，clk，Z(1)； dff2：dff PORT MAP (X(1)，clk，Z(2

10、)；dff3：dff PORT MAP (X(2)，clk，Z(3)； dff4：dff PORT MAP (X(3)，CLK，Z(4)；dff5：dff PORT MAP (X(4)，CLK，Z(5)；dff6：dff PORT MAP (X(5)，CLK，Z(6)；dff7：dff PORT MAP (X(6)，CLK，Z(7)；dff4：dff PORT MAP (X(7)，CLK，Z(8)； B=X(8)；END ARCHITECTURE eight_bit_shift_register；1 设计一个加法器， 答：半加器及全加器VHDL程序设计(1)。LIBRARY IEEE；USE

11、IEEE.STD_LOGIC_1164.ALL；ENTITY full_adder IS PORT (a，b，cin:IN STD_LOGIC； Sum，co:OUT STD_LOGIC)；END full_adder；ARCHITECTURE full1 OF full_adder ISCOMPONENT half_adder PORT (a，b:IN STD_LOGIC； S，co:OUT STD_LOGIC)；END COMPONENT；SIGNAL u0_co，u0_s，u1_co:STD_LOGIC；BEGIN U0:half_adder PORT MAP (a，b，u0_s，u0_

12、co)； U1:half_adder PORT MAP (u0_s，cin，sum，u1_co)； Co = u0_co OR u1_co；END full1；半加器及全加器VHDL程序设计(2)。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY half_adder IS PORT (a，b:IN STD_LOGIC； S，co:OUT STD_LOGIC)；END half_adder；ARCHITECTURE half1 OF half_adder ISSIGNAL c，d:STD_LOGIC；BEGIN C = a OR b； D = a

13、NAND b； Co = NOT d； S = c AND d；END half1；2 简述层次化设计的过程。答：层次化设计是指对于一个大型设计任务，将目标层层分解，在各个层次上分别设计的方法。有些设计，在一些模块的基础上，通过搭建积木的方法进行设计。有人称，在整个设计任务上进行行为描述的设计方法，称为高层次设计，而从事某一模块、某一元件行为设计称为底层设计方法。3 什么是库，程序包，子程序，过程调用，函数调用？答：库(libraries)和程序包(package)用来描述和保存元件、类型说明、函数、模块等，以便在其他设计中可随时引用它们。库(libraries)是用来存储和放置可编译的设计单

14、元的地方，通过其目录可查询、调用。设计库中的设计单元(实体说明、结构体、配置说明、程序包说明和程序包体)可以用作其他VHDL描述的资源。函数和过程统称为子程序。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数能返回一个变量。若子程序调用是一个过程，就称为过程调用；若子程序调用是一个函数，则称为函数调用。过程调用和函数调用都是子程序调用。函数的参数都是输入参数。过程的参数有输入、输出和双向参数。函数有顺序函数、并行函数。过程有顺序过程、并行过程。1 CLK信号怎样用VHDL语言描述？答：时钟信号的上升沿的描述：if clkevent and clk = 1 then ;时钟信

15、号的下降沿的描述: if clk event and clk = 1 then ;2 异步复位怎样用VHDL语言描述？答:当复位信号低电平有效时,VHDL的描述为:if reset = 0 then ;当复位信号高电平有效时, VHDL的描述为:if reset =1 then ;3 设计一个8位循环移位寄存器。答: 8位循环计寄存器的VHDL参考程序设计如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY circleshift8 IS PORT (seldata:in std_logic_vector(2 downto 0); clr,cl

16、k: IN STD_LOGIC; sel: OUT STD_LOGIC_vector(7 downto 0);END circleshift8;ARCHITECTURE sample OF circleshift8 ISbeginprocess(clk,clr) Begin if (clr=1)then sel sel sel sel sel sel sel sel sel=00000000; end case; end if; end process;end sample;4. 设计一个六十进制计数器。答: 60进制计数器的VHDL参考程序设计如下：Library ieee;use ieee

17、.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;-* Entity counter60 is port( cp:in std_logic; bin:out std_logic_vector(6 downto 0); s:in std_logic; clr:in std_logic; ec:in std_logic; cy60:out std_logic ); End counter60;-*Architecture b of counter60 is signal q:std_lo

18、gic_vector(6 downto 0); signal rst,dly:std_logic;begin process(rst,cp) begin if rst=1 then q=0000000; - cy(60)=0; elsif cpevent and cp=1 then dly=q(5); if ec=1then if q=59 then q=0000000; else q=q+1; end if; else q=q; end if; end if; end process; cy60= not q(5) and dly; rst= clr; bin=q when s=1 else

19、 1111111;End b;5. 设计一个八位编码器。答: 八位编码器的VHDL参考程序设计如下：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priotyencoder IS PORT (d : IN Std_Logic_Vector (7 Downto 0)； E1: IN Std_Logic； GS，E0: OUT BIT STD_LOGIC； Q : OUT Std_Logic_Vector(2 Downto 0)；END priotyencoder；ARCHITECTURE encoder OF prioty encoder ISB

20、EGIN P1: PROCESS ( d )BEGIN IF ( d(0) = 0 AND E1 = 0 ) THEN Y = 111； GS = 0 ； E0 = 1 ； ELSIF (d(1) = 0 AND E1 = 0 ) THEN Q = 110； GS = 0 ； E0 = 1 ； ELSIF (d(2) = 0 AND E1 = 0 ) THEN Q = 101 ； GS = 0 ； E0 = 1 ； ELSIF (d(3) = 0 AND E1= 0 ) THEN Q = 100 ； GS = 0 ； E0 = 1 ； ELSIF (d(4) = 0 AND E1= 0 ) T

21、HEN Q = 011 ； GS = 0 ； E0 = 1 ； ELSIF (d(5) = 0 AND E1= 0 ) THEN Q = 010 ； GS = 0 ； E0 = 1 ； ELSIF (d(6) = 0 AND E1 = 0 ) THEN Q = 001 ； GS= 0 ； E0= 1 ； ELSIF (d(7) = 0 AND E1 = 0 ) THEN Q = 000 ； GS = 0 ；E0 = 1 ； ELSIF (E1 = 1 ) THEN Q = 111 ； GS = 1 ； E0 = 1 ； ELSIF (d = 1111 1111 AND E1 = 0 ) THE

22、N Q = 111 ； GS = 1 ； E0 = 0 ； END IF； END PROCESS P1； END encoder；6. 设计一个三八译码器。 答: 三八译码器的VHDL参考程序设计如下：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY decoder3_8 IS PORT (a，b，c，g1，g2a，g2b:IN STD_LOGIC； Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；END decoder3_8；ARCHITECTURE rtl OF decoder3_8 ISSIGNAL indata:ST

23、D_LOGIC_VECTOR (2 DOWNTO 0)；BEGIN Indata y y y y y y y y y = XXXXXXXX ； END CASE； ELSE Y = 11111111 ； END IF； END PROCESS；END rtl；五、改正以下程序中的错误，简要说明原因，并指出可综合成什么电路。1. library ieee;use ieee.std_logic_1164.all;entity d_flip_flop is port(d, clk: in std_logic;q: out std_logic);end d_flip_flop;architecture

24、 rtl of d_flip_flop isbegin if clkevent and clk=1 then q=d; end if;end rtl;2. library ieee;use ieee.std_logic_1164.all;entity d_latch is port(d, ena: in std_logic;q: out std_logic);end d_latch;architecture rtl of d_latch isbegin if ena = 1 then q=d; end if;end rtl; 3library ieee;use ieee.std_logic_1

25、164.all;entity test is port(d, clk: in std_logic;q: out std_logic);end test;architecture rtl of test isbegin process(clk) begin wait until clkevent and clk=1 q q q = d2; end case; end process;end rtl;5.library ieee;use ieee.std_logic_1164.all;entity test is port(d1, d2: in std_logic;sel: in std_logi

26、c;q: out std_logic);end test;architecture rtl of test isbegin process(d1, d2, sel) begin q=d1 when sel = 0 else d2; end process;end rtl;6.library ieee;use ieee.std_logic_1164.all;entity test is port(clk: in std_logic;count: buffer std_logic_vector(3 downto 0);end test;architecture rtl of test isbegin process(clk) begin if clkevent and clk=1 then count=count+1; end if; end process;end rtl; 六、用VHDL设计电路： 1.设计一个2输入与门2.设计一个四选一选择器。3.设计一个3-8译码器。4.设计一个8位的串入串出移位寄存器。5.设计一个具有置数功能、使能端、清除端的