基于IIR滤波器的数字幅频均衡器实现.docx

1、基于IIR滤波器的数字幅频均衡器实现1 前言对于音频信号的功率放大， 必然会经过某些网络， 使得信号特定频率的信号幅度衰减， 从而信号失真，为了解决这一问题，可以运用幅频均衡理论对失真信号信号进行了补偿， 恢复了原先的信号， 然后经过功率放大电路对信号进行放大， 这样做可以大大降低了声音 信号的失真程度。这样的实际应用在音响中十分常见，例如生活中的高保真耳机等等，都 采用了数字幅频技术。关键字： 幅频均衡 IIR 滤波器 小信号放大 带阻网路2 方案设计与论证本放大器系统由前置放大（小信号放大） 、带阻网络、数字幅频均衡和低频功率放大 电路四部分组成。下面对各个部分进行方案论证。2.1 小信号

2、放大方案本题要求在输入电压有效值为 5mV 的条件下，放大倍数达到 400 倍。而且 20Hz 到 20kHz衰减不能超过1dB。-1 dB转化为信号幅值变化为11%，可以说指标要求很高。我 们可以选择使用 PGA 或 AD620 实现这一指标。方案一：使用 PGA103和PGA205级联实现。PGA103可放大1、10、100、1000倍,PGA205 可实现 1、 2、 4、 8 倍放大，两级级联可达到 400 倍。放大 400 倍后衰减未达到 1dB，满足要求。但放大后波形不稳定，而且价格昂贵。方案二：使用 AD620 实现。 AD620 是放大倍数可连续变化的高精度仪表运放，放大400

3、 倍后波形较稳定，而且价格较低，所以选择 AD620 构建小信号放大电路。2.2数字幅频均衡方案方案一：理论推导带阻网络的传递函数，得出带阻网络的系统结构，然后对实际的带 阻网络进行模式识别，得出其实际的传递函数。对输入的信号在时域进行频率测量，根据 传递函数计算得出其幅频衰减的程度，然后对其损失的幅度进行补偿。方案二：利用 FFT 算法分析信号的频谱，得到信号的频率值，然后再根据带阻网络的 传输特性进行补偿。方案三：对所给的带阻网络电路进行仿真，求出其幅频特性曲线及中心频率，并以实 际带阻网络验证其准确性。运用数字信号处理技术，利用可编程逻辑器件，构建相同于带 阻网络对应的数字带通滤波器，对

4、通过带阻网络所衰减的幅度进行补偿。由于方案一和方案二对处理器的速度有很大要求，而且实时性比较高，很难达到同步 输出，而方案三采用FPGA并行处理的优势，在其内部用硬件构建带通滤波器，可实时的 对信号进行数字幅频均衡。2.3功率放大方案根据题目效率要求，可知只有 D 类功率放大电路满足要求。跟据 PWM 信号的产生方 式有两种方案方案一：运用数字技术，将所要放大的信号用数字方式存储，在可编程逻辑器件或数 字处理芯片内部进行调制，将调制所得到的PWM用DA输出，由D类功率放大电路对信 号进行放大。再经过低通滤波器，便可以将信号还原。方案二：将所要放大的信号直接由 DA 输出，硬件产生三角波将所要放

5、大信号进行调第 - 1 - 页 共 10 页制，获得PWM信号，然后由D类功率放大电路对信号进行放大。再经过低通滤波器，便 可以将信号还原。3系统设计3.1总体设计3.2小信号放大电路设计使用OP07构建跟随电路。OP07作为精密运算放大器，有失调电压小、低漂移和低噪声的特点，作为跟随器不会对小信号的 Vp值造成较大的改变。小信号放大我们使用AD620实现。AD620是低功耗高精度仪表放大器。精度很高而且放大增益连续可变 ，放大增益G由1和8管脚间接入外部电阻RG决定。只要Rg岂170门，增益便可达到400倍。AD620的输出阻抗为37、，串联一个560门，输 出阻抗为597113.3带阻网络

6、设计按照题目给出的带阻网络电路进行仿真，得到带阻网络的幅频特性如下图。按题目 要求我们依照所给电路图构建带阻网络。3.4数字均衡部分设计为了实现针对于带阻网络的均衡输出，我们在数字域内设计了一个与带阻网络特性相反的IIR带通滤波器，来补偿带阻网络频率特性，如图 3所示。图3中数字域的传递函数A 1H(z)为带通网络传递函数倒数 在时域中的表示。这样，经过该带通 IIR滤波器的补H(s)偿后，输出的模拟信号x(t)就是输入模拟信号x(t)的平衡输出。图4数字均衡部分设计框图F面介绍带通IIR滤波器的设计。根据带阻网络原理图，推出系统传递函数在其后端接入补偿网络，对带阻网络频率特性造成的幅度变化进

7、行补偿， 补偿网络的传递函数为h( )= (s + 20220)(s+1052)s 一 2(s 84810)( s 251.1)为将其设计成为IIR滤波器，将该传递函数转换到 Z域彳“、23.192Z1 +1.193ZH (z) 11 1.8986Z +0.8991Z它的时域模型为b)y( n) dy(n -1)y b2 (n 2) =ax(n) a/(n -1) a?x(n -2)，其中b0 hQ =1.8986, b2 =0.8991,a。=2 3.192, a? =1.193为减少运算所需逻辑资源，减少运算所需周期，对上式进行变换得w_tmp( n) = d 汉 w( n 1) + b2

8、 汉 w( n 2)40w(n) =x(n) _w_tmp(n)述2y(n) = a0 w(n) w(n -1) a2 w(n -2)根据上式可以看出，可以利用 FPGA内的一个二路乘累加单元、一个四路乘累加单元 和一个加法单元来实现整个运算过程。3.5 功率放大器设计功率放大器主要由三部分组成，信号调制，功率放大，信号解调。信号调制，将放大的低频信号，用三角波调制，即将其幅值与三角波信号作比较，将 被放大信号调制成PWM信号。功率放大，用调制成的PWM信号来驱动mosfet管，来获得功率。信号解调，由于信号的信息是隐藏在 PWM信号之中，所以要将其解调，方法是，在输出负载前，让信号通过一个低

9、通滤波器，其截止频率为 20K.4软件设计本设计在FPGA内部构建了一个二阶的带通IIR滤波器，其逻辑框图如图所示，数据采样模块对数据采样，然后送往滤波器滤波，最后的数据由 DA控制模块送到外部的DA转换器，其中base_IIR为该设计的核心部分。图5 FPGA内部均衡逻辑图5系统测试5.1小信号放大 输入信号为5Vrms时,频率20Hz1kHz10kHz20kHzVrms；2.38V2.375V2.36 V2.20V放大倍数476475472440衰减；0dB-0.018dB-0.007dB-0.68dB满足放大大于400倍，-1dB通频带为20Hz20kHz.5.2数字均衡频率10kHz2

10、0Hz100Hz200Hz300Hz500Hz1kHz5kHz15kHz20kHz幅度M.391.301.181.181.171.331.531.41.361.30幅度 波动0dB-0.58dB-1.43 dB-1.43 dB-1.45 dB-0.38 dB0.83 dB0.06 dB-0.189 dB-0.58 dB5.3功率放大电路12V供电，电流输出1.52A，电源功率18.24W。输出电压有效值：9.36V,输出功率为11.22W,效率为61.5%.20Hz输出峰峰值6.6V，20kHz输出峰峰值5.9V,衰减为1 dB.6设计总结我们设计制作了数字幅频均衡功率放大器， 其中包括前置放

11、大，小信号电压放大倍数475倍，20Hz20kHz最大衰减0.68 dB,输出电阻591 ;数字均衡电路输入阻抗 6021， 幅度波动在-1.5 dB到+1.5 dB之间。功率放大电路也基本完成要求。附录：源程序：module base_IIR (reset,clk,clke n,x,result);parameter b1 仁-1924;parameter b12=902;parameter a10=2048;parameter a1 仁-3469;parameter a12=1418;parameter INPUT_WIDTH = 13;parameter COEF_WIDTH = 10;

12、parameter DLY_WIDTH = 32;/ fracti onal bits/ 38/ low bit/ high bitparameter F_BITS = 4;parameter OUTPUT_WIDTH = 2 * DLY_WIDTH + 2;parameter L_BIT = COEF_WIDTH ;parameter H_BIT = L_BIT + DLY_WIDTH - 1;/Port Declarati onin put clk;in put clke n;in put reset;in put INPUT_WIDTH-1:0 x;output OUTPUT_WIDTH

13、-1:0 result;/Wire Declarati onwire OUTPUT_WIDTH-1:0 out_biquad1;wire F_BITS-1:0 pzeros;wire DLY_WIDTH-1:0 xn;result_w;in_biquad2;xn_reg;wire OUTPUT_WIDTH-1:0 /wire 18:0 flag = 191;reg DLY_WIDTH-1:0reg DLY_WIDTH-1:0 reg OUTPUT_WIDTH-1:0 result; assign pzeros = 0;xn = xINPUT_WIDTH-1,xINPUT_WIDTH-1,xIN

14、PUT_WIDTH-1,xINPUT_WIDTH-1, xINPUT_WIDTH-1,xINPUT_WIDTH-1:0;assign xn = 19xINPUT_WIDTH-1,xINPUT_WIDTH-1:0; always (posedge clk)begin if (reset) begin xn_reg = 0; result = 0; in_biquad2 = 0;end else if (clken) begin xn_reg = xn; result = out_biquad1; in_biquad2 = out_biquad1H_BIT:L_BIT;endendbase_iir

15、_biquad base_iir_biquad1 ( .clk ( clk ),.clken ( clken ),.reset ( reset ),.x ( xn_reg ),.result ( out_biquad1 );defparambase_iir_biquad1.b1 = b11, base_iir_biquad1.b2 = b12, base_iir_biquad1.a0 = a10, base_iir_biquad1.a1 = a11, base_iir_biquad1.a2 = a12; endmodule第 - 7 - 页 共 10 页电路原理图:前置放大和带阻网络电路图nrniWnrl1川叫1111川FPGA原理图ADLTC1405原理图DAC7654原理图