北邮电子院专业实验报告.docx

1、北邮电子院专业实验报告北邮电子院专业实验报告电子工程学院ASIC专业实验报告班级：姓名： 学号：班内序号：第一部分 语言级仿真LAB 1：简单的组合逻辑设计一、实验目的掌握基本组合逻辑电路的实现方法。二、实验原理本实验中描述的是一个可综合的二选一开关，它的功能是当sel = 0时，给出out = a，否则给出结果out = b。在Verilog HDL中，描述组合逻辑时常使用assign结构。equal=(a=b)?1:0是一种在组合逻辑实现分支判断时常用的格式。parameter定义的size参数决定位宽。测试模块用于检测模块设计的是否正确，它给出模块的输入信号，观察模块的内部信号和输出信号

2、。三、源代码mux.vmodule scale_mux(out,sel,b,a);parameter size=1;outputsize-1:0 out;inputsize-1:0b,a;input sel;assign out = (!sel)?a: (sel)?b: size1bx;endmodulemux_test.vdefine width 8timescale 1 ns/1 nsmodule mux_test; regwidth:1a,b; wirewidth:1out; reg sel; scale_mux#(width)m1(.out(out),.sel(sel),.b(b),.

3、a(a); initial begin $monitor($stime,sel=%b a=%b b=%b out=%b,sel,a,b,out); $dumpvars(2,mux_test); sel=0;b=width1b0;a=width1b1; #5sel=0;b=width1b1;a=width1b0; #5sel=1;b=width1b0;a=width1b1; #5sel=1;b=width1b1;a=width1b0; #5 $finish; endendmodule四、仿真结果与波形LAB 2：简单时序逻辑电路的设计一、实验目的掌握基本时序逻辑电路的实现。二、实验原理在Veri

4、log HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型中，我们常使用always块和(posedge clk)或(negedge clk)的结构来表述时序逻辑。在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了正确地观察到仿真结果，在可综合的模块中我们通常定义一个复位信号rst-，当它为低电平时对电路中的寄存器进行复位。三、源代码counter.vtimescale 1 ns/100 psmodule counter(cnt,clk,dat

5、a,rst_,load);output4:0cnt ;input 4:0data;input clk;input rst_;input load;reg 4:0cnt; always(posedge clk or negedge rst_) if(!rst_) #1.2 cnt=0; else if(load) cnt=#3 data; else cnt=#4 cnt + 1; endmodulecounter_test.vtimescale 1 ns/1 nsmodule counter_test; wire4:0cnt; reg 4:0data; reg rst_; reg load; r

6、eg clk; counter c1 ( .cnt (cnt), .clk (clk), .data(data), .rst_(rst_), .load(load) ); initial begin clk=0; forever begin #10 clk=1b1; #10 clk=1b0; end endinitial begin $timeformat(-9,1,ns,9); $monitor(time=%t,data=%h,clk=%b,rst_=%b,load=%b,cnt=%b, $stime,data,clk,rst_,load,cnt); $dumpvars(2,counter_

7、test); endtask expect;input 4:0expects; if(cnt !=expects)begin $display(At time %t cnt is %b and should be %b, $time,cnt,expects); $display(TEST FAILED); $finish; endendtaskinitial begin (negedge clk) rst_,load,data=7b0_X_XXXXX;(negedge clk)expect(5h00); rst_,load,data=7b1_1_11101;(negedge clk)expec

8、t(5h1D); rst_,load,data=7b1_0_11101; repeat(5)(negedge clk); expect(5h02); rst_,load,data=7b1_1_11111;(negedge clk)expect(5h1F); rst_,load,data=7b0_X_XXXXX;(negedge clk)expect(5h00); $display(TEST PASSED); $finish; endendmodule四、仿真结果与波形五、思考题该电路中，rst-是同步还是异步清零端？在counter.v的always块中reset没有等时钟，而是直接清零。所以

9、是异步清零端。LAB 3：简单时序逻辑电路的设计一、实验目的使用预定义的库元件来设计八位寄存器。二、实验原理八位寄存器中，每一位寄存器由一个二选一MUX和一个触发器dffr组成，当load=1，装载数据；当load=0，寄存器保持。对于处理重复的电路，可用数组条用的方式，使电路描述清晰、简洁。三、源代码clock.vtimescale 1 ns /1 nsmodule clock(clk);reg clk;output clk;initial beginclk=0;forever begin#10 clk=1b1;#10 clk=1b0;endendendmodulemux及dffr模块调用代

10、码mux mux7(.out(n17),.sel(load),.b(data7),.a(out7);dffr dffr7(.q(out7), .d(n17), .clk(clk), .rst_(rst_);mux mux6(.out(n16),.sel(load),.b(data6),.a(out6);dffr dffr6(.q(out6), .d(n16), .clk(clk), .rst_(rst_);mux mux5(.out(n15),.sel(load),.b(data5),.a(out5);dffr dffr5(.q(out5), .d(n15), .clk(clk), .rst_

11、(rst_);mux mux4(.out(n14),.sel(load),.b(data4),.a(out4);dffr dffr4(.q(out4), .d(n14), .clk(clk), .rst_(rst_);mux mux3(.out(n13),.sel(load),.b(data3),.a(out3);dffr dffr3(.q(out3), .d(n13), .clk(clk), .rst_(rst_);mux mux2(.out(n12),.sel(load),.b(data2),.a(out2);dffr dffr2(.q(out2), .d(n12), .clk(clk),

12、 .rst_(rst_);mux mux1(.out(n11),.sel(load),.b(data1),.a(out1);dffr dffr1(.q(out1), .d(n11), .clk(clk), .rst_(rst_);mux mux0(.out(n10),.sel(load),.b(data0),.a(out0);dffr dffr0(.q(out0), .d(n10), .clk(clk), .rst_(rst_);例化寄存器register r1(.data(data),.out(out),.load(load),.clk(clk),.rst_(rst_);例化时钟clock

13、c1(.clk(clk);添加检测信号initialbegin$timeformat(-9,1,ns,9);$monitor(time=%t,clk=%b,data=%h,load=%b,out=%h,$stime,clk,data,load,out);$dumpvars(2,register_test);end四、仿真结果与波形LAB 4：用always块实现较复杂的组合逻辑电路一、实验目的掌握用always实现组合逻辑电路的方法；了解assign与always两种组合逻辑电路实现方法之间的区别。二、实验原理仅使用assign结构来实现组合逻辑电路，在设计中会发现很多地方显得冗长且效率低下。

14、适当地使用always来设计组合逻辑，会更具实效。本实验描述的是一个简单的ALU指令译码电路的设计示例。它通过对指令的判断，对输入数据执行相应的操作，包括加、减、或和传数据，并且无论是指令作用的数据还是指令本身发生变化，结果都要做出及时的反应。示例中使用了电平敏感的always块，电平敏感的触发条件是指在后括号内电平列表的任何一个电平发生变化就能触发always块的动作，并且运用了case结构来进行分支判断。在always中适当运用default（在case结构中）和else（子ifelse结构中），通常可以综合为纯组合逻辑，尽管被赋值的变量一定要定义为reg型。如果不使用default或el

15、se对缺省项进行说明，易产生意想不到的锁存器。三、源代码电路描述always(opcode or data or accum)beginif(accum=8b00000000)#1.2 zero=1;else#1.2 zero=0;case(opcode)PASS0: #3.5 out =accum;PASS1: #3.5 out =accum;ADD: #3.5 out = data + accum;AND: #3.5 out =data&accum;XOR: #3.5 out =dataaccum;PASSD: #3.5 out=data;PASS6:#3.5 out=accum;PASS

16、7:#3.5 out=accum;default:#3.5 out=8bx;endcaseend四、仿真结果与波形LAB 5：存储器电路的设计一、实验目的设计和测试存储器电路。二、实验原理本实验中，设计一个模块名为mem的存储器仿真模型，该存储器具有双线数据总线及异步处理功能。由于数据是双向的，所以要注意，对memory的读写在时序上要错开。三、源代码自行添加的代码assign data= (read)?memoryaddr:8hZ;always (posedge write)beginmemoryaddr=data7:0;end四、仿真结果与波形LAB 6：设计时序逻辑时采用阻塞赋值与非阻塞

17、赋值的区别一、实验目的明确掌握阻塞赋值与非阻塞赋值的概念和区别；了解阻塞赋值的使用情况。二、实验原理在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为并发执行的。实际时序逻辑设计中，一般情况下非阻塞赋值语句被更多的使用，有时为了在同一周期实现相互关联的操作，也使用阻塞赋值语句。三、源代码blocking.vtimescale 1 ns/ 100 psmodule blocking(clk,a,b,c); output3:0b,c; input 3:0a; input clk; reg 3:0b,c; always(posedge clk) begin b =a;

18、 c =b; $display(Blocking: a=%d,b=%d,c=%d.,a,b,c); endendmodulenon_blocking.vtimescale 1 ns/ 100 psmodule non_blocking(clk,a,b,c);output3:0 b,c;input3:0 a;input clk;reg 3:0b,c;always (posedge clk)beginb=a;c=b;$display(Non_blocking:a=%d,b=%d,c=%d,a,b,c);endendmodulecompareTop.vtimescale 1 ns/ 100 psmo

19、dule compareTop;wire 3:0 b1,c1,b2,c2;reg3:0a;reg clk;initialbeginclk=0;forever #50 clk=clk;endinitial$dumpvars (2,compareTop);initialbegina=4h3;$display(_);# 100 a =4h7;$display(_);# 100 a =4hf;$display(_);# 100 a =4ha;$display(_);# 100 a =4h2;$display(_);# 100 $display(_);$finish;endnon_blocking no

20、nblocking(clk,a,b2,c2);blocking blocking(clk,a,b1,c1);endmodule四、仿真结果与波形LAB 7：利用有限状态机进行复杂时序逻辑的设计一、实验目的掌握利用有限状态机(FSM)实现复杂时序逻辑的方法。二、实验原理控制器是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令，何时进行RAM和I/O端口的读写操作等，都由控制器来控制。三、源代码补充代码nexstate=state+1h01;case(state)1:begin sel=1;rd=0;ld_ir=0;inc_pc=0;halt=0;ld_pc=0

21、;data_e=0;ld_ac=0;wr=0;end2:begin sel=1;rd=1;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end3:begin sel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end4:begin sel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end5:begin sel=0;rd=0;ld_ir=0;inc_pc=1;ld_pc=0;da

22、ta_e=0;ld_ac=0;wr=0;if(opcode=HLT)halt=1;end6:begin sel=0;rd=alu_op;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end7:begin sel=0;rd=alu_op;ld_ir=0;halt=0;data_e=!alu_op;ld_ac=0;wr=0;if(opcode=SKZ)inc_pc=zero;if(opcode=JMP)ld_pc=1;end0:begin sel=0;rd=alu_op;ld_ir=0;halt=0;data_e=!alu_op;ld_

23、ac=alu_op;inc_pc=(opcode=SKZ)&zero|(opcode=JMP);if(opcode=JMP)ld_pc=1;if(opcode=STO)wr=1;end/default:begin sel=1bZ;rd=1bZ;ld_ir=1bZ;inc_pc=1bZ;halt=1bZ;ld_pc=1bZ;data_e=1bZ;ld_ac=1bZ;wr=1bZ;endendcaseendcontrol_test.v/* * TEST BENCH FOR CONTROLLER * */timescale 1 ns / 1 nsmodule control_test ; reg 8

24、:0 response 0:127; reg 3:0 stimulus 0:15; reg 2:0 opcode; reg clk; reg rst_; reg zero; integer i,j; reg(3*8):1 mnemonic;/ Instantiate controller control c1 ( rd , wr , ld_ir , ld_ac , ld_pc , inc_pc , halt , data_e , sel , opcode , zero , clk , rst_ );/ Define clock initial begin clk = 1 ; forever b

25、egin #10 clk = 0 ; #10 clk = 1 ; end end/ Generate mnemonic for debugging purposes always ( opcode ) begin case ( opcode ) 3h0 : mnemonic = HLT ; 3h1 : mnemonic = SKZ ; 3h2 : mnemonic = ADD ; 3h3 : mnemonic = AND ; 3h4 : mnemonic = XOR ; 3h5 : mnemonic = LDA ; 3h6 : mnemonic = STO ; 3h7 : mnemonic =

26、 JMP ; default : mnemonic = ? ; endcase end/ Monitor signals initial begin $timeformat ( -9, 1, ns, 9 ) ; $display ( time rd wr ld_ir ld_ac ld_pc inc_pc halt data_e sel opcode zero state ) ; $display ( - - - - - - - - - - - - - ) ;/ $shm_open ( waves.shm ) ;/ $shm_probe ( A ) ;/ $shm_probe ( c1.stat

27、e ) ; end/ Apply stimulus initial begin $readmemb ( stimulus.pat, stimulus ) ; rst_=1; ( negedge clk ) rst_ = 0 ; ( negedge clk ) rst_ = 1 ; for ( i=0; i=15; i=i+1 ) ( posedge ld_ir ) ( negedge clk ) opcode, zero = stimulusi ; end/ Check response initial begin $readmemb ( response.pat, response ) ; ( posedge rst_ ) for ( j=0; j=127; j=j+1 ) ( negedge clk ) begin $display(%t %b %b %b %b %b %b %b %b %b %b %b %b, $time,rd,