数字信号频带传输系统的VHDL建模与设计.docx

1、数字信号频带传输系统的VHDL建模与设计 毕 业 设 计 题目： 数字信号频带传输系统的VHDL建模与设计 院系： 电气信息学院 专业：电子信息工程 班级： 0702 学号：200701030230 学生姓名： 李 闹 华 导师姓名： 林 愿 完成日期： 2011.6.10 诚 信 声 明本人声明：1、本人所呈交的毕业设计（论文）是在老师指导下进行的研究工作及取得的研究成果；2、据查证，除了文中特别加以标注和致谢的地方外，毕业设计（论文）中不包含其他人已经公开发表过的研究成果，也不包含为获得其他教育机构的学位而使用过的材料；3、我承诺，本人提交的毕业设计（论文）中的所有内容均真实、可信。作者签

2、名： 日期： 年 月 日毕业设计（论文）任务书 题目： 数字信号频带传输系统的VHDL建模与设计 姓名 林愿 学院 电气信息学院 专业 电子信息工程 班级 0702 学号 30 指导老师 林愿 职称 讲师 教研室主任 刘望军 一、 基本任务及要求：1学习VHDL语言的数字系统设计方法；2掌握FSK调制与解调的工作原理；3对FSK调制解调器给出具体设计方案和VHDL建模仿真，重点实现2FSK调制解调器的VHDL建模、仿真；4要求软件仿真通过，且FPGA硬件实现与测试验证。 二、 进度安排及完成时间：(1) 第一周至第三周：查阅资料、撰写文献综述和开题报告； (2) 第四周至第五周：熟悉并掌握Qu

3、artus的用法，制订并提交进度计划； (3) 第六周至第七周：原理方案设计； (4) 第八周至第十一周：用VHDL语言建模，并在Quartus中进行硬件仿真； (5) 第十二周至第十三周：撰写设计说明书； (6) 第十四周：毕业设计答辩。 数字信号频带传输系统的VHDL建模与设计【摘要】:数字传输系统分为基带传输系统和频带传输系统。在数字频带传输系统中，数字信号对高频载波进行调制，变为频带信号，通过信道传输，在接收端解调后恢复成数字信号。数字信号对载波的调制与模拟信号对载波的调制类似，它同样可以控制正弦振荡的振幅、频率或相位的变化。数字基带信号对载波的调制与解调分为二进制振幅键控（ASK）调

4、制与解调，二进制相位键控（PSK）调制与解调和二进制频移键控（FSK）。此次主要设计一个频带传输系统，通过VHDL语言建模，编程实现调制和解调的功能，然后在Quartus软件上仿真，获得仿真波形结果。最终，所得到的波形与理论分析的结果完全一致。【关键词】：频带传输，FSK调制与解调，Quartus软件，VHDL建模与设计The Modeling and Design of Digital SignalBand Transmission System in VHDLAbstract:Digital transmissionsystem is divided intobaseband transm

5、ission systemand band transmission system. In the digitalbandtransmission system,the digital signalis modulatedhigh frequency-carrier wave into abandsignalwhich is transmittedthroughthe channelat the receiver demodulation，becoming adigital signalafter theresumption. Digital signalmodulationon thecar

6、rieron thecarrierwith theanalog signalmodulation is similar; itcan alsocontrol thesinusoidal oscillationamplitude,frequency or phase changes. Digital basebandsignalmodulation and demodulationof thecarrierintothe amplitude shift keying(ASK)modulation anddemodulation,binary phaseshift keying (PSK)modu

7、lation anddemodulationand binaryfrequency shift keying(FSK). This ismainly a designof afrequency bandtransmission system, through theVHDL language modeling,programmingfunction ofmodulation anddemodulation. Then using theQuartus softwaresimulates waveform.Key words: Bandtransmission, FSKmodulation an

8、ddemodulation, Quartus software, VHDLModeling and Design第1章 绪论1.1 序言从上个世纪初至今，计算机和半导体技术得到了飞速发展，伴随着通信的理论和技术也不断取得进步，今天，数字通信已经发展到大规模商用并逐渐成为人们日常生活不可缺少的重要通信方式之一。随着数字技术的飞速发展与应用数字信号处理在通信系统中的应用越来越重要。而FPGA/CPLD不仅具有容量大、逻辑功能强的特点,而且兼有高速、高可靠性。同时使得硬件的设计可以如软件设计一样方便快捷,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。其中对信号的调制解调技术一直是人们研究的重

9、要方向之一，因为一个系统的通信质量，很大程度上依赖于所采用的调制解调方式，对调制解调方式的研究，将直接决定着通信系统质量的好坏。人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要因素是电子设计技术的发展。其核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计,PCB设计。EDA技术在数字系统设计方面有着十分广泛的应用，随着当今

10、集成电路技术的发展数字系统的设计越来越依赖于EDA技术了。随着信息化和数字化得推进，EDA技术必将进入一个崭新的发展阶段。现代通信技术的发展随着VHDL等设计语言的出现和ASIC的应用也进入了一个新的阶段，特别是，对数字通信系统的ASIC芯片的研究有着重要的实践性意义。而EDA技术可把数字通信技术、微电子技术和现代电子设计自动技术结合起来，实现了硬件设计软件化，加速了数字通信系统设计的效率，降低了设计成本。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化 技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子 电路设计以及PCB设计。没有

11、EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。1.2 课题的目的与意义这次毕业设计是通过对一个2FSK频带传输系统的原理设计，然后用VHDL语言编程在quartus软件上实现系统的仿真来加深对频带传输系统的了解。 目前的通信传输已不再是单一的语音传输，综合了图像，文字，视频等各种业务在内的通信传输对系统的性能要求越来越高，而作为现代通信传输基本的技术，数字频带传输是各种新式技术的基础，学好它对今后在通信方面的发展有重要的意义。1.3 课题主要内容和要求1学习VHDL语言的数字系统设计方法；2掌握FSK调制与解

12、调的工作原理；3对FSK调制解调器给出具体设计方案和VHDL建模仿真，重点实现2FSK调制解调器的VHDL建模、仿真；4要求软件仿真通过，且FPGA硬件实现与测试验证。 第2章 EDA技术EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标

13、芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技

14、术是现代电子设计技术的核心。它以EDA软件工具为开发环境，采用硬件描述语言（hardware description language, HDL）,以可编程器件为实验载体，可实现源代码编程、自动逻辑编译、逻辑简化、逻辑分割、逻辑综合、布局布线、逻辑优化和仿真等功能，并以ASIC、SOC芯片为目标器件，是以电子系统设计为应用方向的电子产品自动化的设计技术。EDA技术可把数字通信技术、微电子技术和现代电子设计自动技术结合起来，实现了硬件设计软件化，提高了数字通信系统设计的效率，降低了系统设计的成本。本次毕业设计就是基于CPLD/FPGA，利用EDA技术针对数字通信系统，对其相关功能的设计。EDA技

15、术的发展及大规模可编程逻辑器件CPLDFPGA的出现，电子系统的设计技术和工具发生了巨大的变化，通过EDA技术对CPLDFPGA编程开发产品，不仅成本低、周期短、可靠性高，而且可随时在系统中修改其逻辑功能。2.1 VHDL语言2.1.1 VHDL概述超高速集成电路硬件描述语言VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，是标准硬件描述语言，应用多数是在FPGA/CPLD/EPLD的设计中。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述

16、风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 , 设计方式多样VHDL 语

17、言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。

18、同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑

19、选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。(5) VHDL 语言程序易于共享和复用 VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标

20、准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。在VHDL设计流程中，作为设计验证的重要步骤，仿真是必不可少的。仿真是指从电路的描述中抽象出模型，然后将外部激励信号输入该模型，通过观察该模型在外部激励信号作用下的反应来判断该系统设计的正确性。仿真分为功能仿真和时序仿真。功能仿真用于验证设计模块的逻辑功能，而时序仿真用于验证设计模块的时序关系。按VHDL的设计流程，仿真又分为三个阶段，即行为级仿真、RTL级仿真和门级仿真。2.1.2 VHDL设计的基本结构一个完整的VHDL程序，或者说设计实体，通常要求最低能为VHDL综

21、合器所支持，并能作为个独立的设计单元，即元件的形式而存在的VHDL程序。在VHDL程序中，通常包含实体(ENTITY、结构体(ARCHITECTURE)、配置（CONFIGURATION）、包集合(PACKAGE)和库（LIBRARY）5个部分。实体和构造体这两个基本结构是必需的，它们可以构成最简单的VHDL程序。实体包含，对设计工程的输入和输出的定义说明，而设计实体则包含了实体和结构体两个在VHDL程序中最基本的组成部分。一个实用的VHDL程序可以由一个或多个设计实体组成，可以将一个设计实体作为一个完整的系统直接利用，也可以将它作为其他设计实体的一个低层次结构，即元件例化，就是用实体来说明一

22、个具体的器件。包集合存放各设计模块都能共享的数据类型、常数和子程序等。配置用于从库中选取所需单元来组成系统设计的不同版本。库存放已经编译的实体、构造体、包集合和配置。VHDL程序的一个显著的特点就是，任何一个完整的设计实体都可以分成内外两个部分：外而的部分称为可视部分，由实体名和端U组成；里面的部分称为不可视的部分，由实际的功能描述组成。一旦对已完成的设计实体定义了它的可视界而后，其他的设计实体就可以将其作为已开发好的结果直接调用，这正是一种基于由上至下多层次的系统设计概念的实现途径。1. 实体VHDL语言设计的基本单元，就是VHDL语占的一个基本设计实体(DESIGN ENTITY)。一个基

23、本设计单元，简单的可以是一个与门，复杂的可以是一个微处理器或一个数字系统，但正如上面提到的，其基本构成是一致的，它们都由实体说明和构造体两部分组成。实体说明部分是对这个设计实体与外部电路进行接口的描述，是基本设计实体的表层单元，实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计实体对外的个通信界面。设计实体可以有一个或多个结构体，用于描述此设计实体的逻辑结构和逻辑功能。不同逻辑功能的设计实体可以有相同的实体描述，这是因为实体类似于原理图中的一个基本的部件符号，而其具体的逻辑功能是由设计实体中的结构体描述确定的。任何一个基本设计单元的实体都具有如下结构：entity 实体名 is类属参

24、数说明；port （端口说明）；被动进程描述；end entity 实体名；实体部分以“Entity 实体名 is”开始，以“End 实体名；”结束。其中方括号内部分是可选项，根据设计的需要取舍。在VHDL语言中士不区分大小写的，因此关键字entity写成ENTITY或entity都可以。“实体名”是设计描述的具体名称，该名称作为VHDL语言的标示符可以由字母，数字和下划线构成。有的综合器（如quartus）还要求设计文件存储时文件名与实体名一致。2. 结构体结构体也叫构造体，具体指明了基本设讣单元的行为、元件及内部连接的关系，也就是说它定义了该设计实体的功能，规定了该设计实体的数据流程，制定

25、了实体中内部元件的连接关系。结构体对其基本设计单元的输入和输出关系可以用三种方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）和结构描述（逻辑元件连接描述）；不同的描述方式连接语句不同，而构造体的结构是完全一样的。构造体是对实体功能的具体描述，因此它一定要跟在实体的后面，并且先编译实体之后才能对构造体进行编译。若实体需要重新编译，则相应的构造体也要重新进行编译。每个实体可以有多个结构体，每个结构体对应着实体的不同的结构和算法实现方案，其间的各个结构体的地位是同等的，完整地实现结构体的行为。构造体是由关键字architecture引导，基本结构如下：Archit

26、ecture 构造体名 of 实体名 is 定义语句 内部信号，常数，数据类型，函数等的定义Begin 并行处理语句End 构造体名构造体名：与实体名称的命名规则相同，英文字母，数字或下划线等。定义语句：定义语句位于architecture 和begin之间，用于对构造体内部的信号，常数，数据类型和函数进行定义。并行处理语句：并行处理语句在构造体中位于信号定义之后，是由“beginend构造体名”所包围的部分。该部分决定了实体的具体行为细节。2.2 FPGA和CPLD的介绍 FPGA（现场可编辑门阵列）和CPLD（复杂可编程逻辑器件）都是可编程逻辑器件，他们是在PLA、GAL等逻辑器件的基础上

27、发展起来的。但FPGA/CPLD的规模较大，非常适合与时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。应用FPGA/CPLD可以做成一个系统级芯片，它具有可编程性和实现方案容易修改的特点。FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编

28、辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。FPGA的基本特点：1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和I/O引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FP

29、GA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。2.3 Quartus软件介绍 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Altera公司发布的Quartus II软件7.2版本，为FPGA用户提供绝无仅有的效能工具。通过这一新版软件，Altera延续了关键效能标准编译时间上的优势。设计人员利用Quartus II软件7.2，和高端65-

30、nm竞争FPGA相比，Stratix III FPGA在编译时间上有三倍的优势。同时Quartus II软件7.2增强了效能和性能，使设计人员能够进一步缩短编译时间，满足性能要求。使用多种处理器计算机的Quartus II软件，使用户在编译时间上要比单处理器计算机用户平均快20。此外，增强布局布线算法还满足了Stratix III用户的高性能需求。对于FPGA、CPLD以及结构化ASIC的设计，QuartusII 7.2是性能和效能首屈一指的设计软件。随着7.2版的进展，与高端65-nm竞争FPGA相比，Quartus II软件和StratixIII FPGA现在具有两个速率等级优势，而且编译

31、时间快了三倍。此外，7.2版还首次实现了FPGA供应商对64位Windows Vista的支持。在7.2版本里，Quartus II 仍旧是由FPGA供应商提供的、同时还支持多处理器(例如，Intel的Core 2 Duo和AMD的Athlon 64 x2)软件，充分利用了当今的双核和多核计算机。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Altera Quartus II设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功 能，增添