学习FPGA的心得.docx

1、学习FPGA的心得学习FPGA的心得一：设计规范：1，文件名必须体现模块的功能 2，时钟信号clk和低电平有效的信号（低电平有效*_n) 3，parameter和define 进行宏定义和定义参数是， 名字要大写 4，信号，端口，模块，例话（代码最好小写）5，一般字符的命名长度不应超过32个6模块调用实体名的设定 mux4 u_mux4_1(.)7,位宽【x:0】8，begin和end，case和endcase。的对齐问题9，原理图输入时，当有文本输入和原理图输入时，原 理图作为顶层文件，最好采用页面水平分层结构10，阻塞（=）和非阻塞（=)的问题 阻塞计算完立刻赋值，而非阻塞计算后不立刻赋值

2、， 而是一起赋值,组合逻辑（阻塞赋值），时序逻辑（非 阻塞），既有时序又有组合是使用（非阻塞)11，敏感信号列表（影响模块的输出和状态）12，复位和初始化13,输出设为reg 14.verilog中reg与integer的区别首先，integer和 reg与wire最大的差別是，integer本身是个32位元的有 号数，含正负。其次，integer消耗的资源也比多。二：分频器(frequency divider) Module div_10(clk_50,f_10,rst_n); Input clk_50; Input rst_n; Output f_10; Reg 2:0 cnt; Reg

3、f_10; Always (posedge clk or negedge rst_n) If(!rstn) Cnt=3b0; F_10=0; Else Begin If(cnt=3b100)begin Cnt=0; F_10=f_10; end Else Begin Cnt=cnt+3b1; end EndEndmodule三：计数器（counter）Module counter(clk,rst_n,s,q,en,d,co);Input clk;Input rst_n;Input en;Input 3:0 d;Output 3:0 q;Output co;Reg co;Reg 3:0 q;Al

4、ways (posedge clk or negedge rstn)If(!rst_n) begin q =0; end Else BeginIf(s) Begin q=d; EndElse If(en) Begin q=q+4b1; If（q=4b1111) Begin Co=1; End Else Begin Co=0; end endelse Begin Q=q; End EndEndmodule四：D触发器（D_Trigger）Module D_Trigger(clk,rst_n,q,qn,s,d);Input clk,rst_n,s,d;Output q,qn;Reg q,qn;Al

5、ways (posedge clk)_If(rst_n,s=2b01) begin Q=1b0;Qn=1b1; endElse If(rst_n,s=2b10) begin Q=1b1; Qn=1b0;end Else If(rst_n,s=2b11) begin Q=d; Qn=d; EndEndmodule五：三态门（ triple gate）Module tri（din,dout,en);Input din,en;Output dout;Assign dout=en?din:bz;Endmodule六：编码器（encoder）Module 8_3encoder(din,dout);Inp

6、ut 7:0 din;Output 2:0 dout;Reg 2:0 dout;Always (din)Begin Case(din) 8b0000 0001: dout=3b000; 8b0000 0010: dout=3b001; 8b0000 0100: dout=3b010; 8b0000 1000: dout=3b011; 8b0001 0000: dout=3b100; 8b0010 0000: dout=3b101; 8b0100 0000: dout=3b110; 8b1000 0001: dout=3b111; Defult： dout=3dzzz; EndcaseendEn

7、dmodule优先编码器（ priority encoder）Module coder_42(in,out);Input 3:0 in;Output 1;0 out;Always (in)Begin Case(in)4b1000:out=2b00;4bx100:out=2b01;4bxx10:out=2b10;4bxxx1:out=2b11;Default:out=2bx;EndcaseEndendmodule七：译码器(.decoder )A1,A2,A3为三个输入信号，s1，s2，s3为3个使能输入，Y1Y1，Y2,Y3,Y4,Y5,Y6,Y7为8个输出信号；Module 8_3decod

8、er(a,gs1,gs2,gs3,y);Input 2:0 a;Input gs1,gs2,gs3;Out 7:0 y;Reg 7:0 y;Always (a or gs1 or gs2 or gs3)Begin If(gs1=1) Y=8b1111 1111; Else if(gs2=0) Y=8b1111 1111; Else if(gs3=0) Y =8b1111 1111;Else Case(a) 3b000: Y=8b1111 1110; 3b001: Y=8b1111 1101; 3b010: Y=8b1111 1011; 3b011: Y=8b1111 0111; 3b100:

9、Y=8b1110 1111; 3b101: Y=8b1101 1111; 3b110: Y=8b1011 1111; 3b111: Y=8b0111 1111; Default: Y=8b1111 1111;EndcaseEndEndmmodule八，移位寄存器（shift register） 4位异步清零的并入串出移位寄存器Module reg_bc(clk,clr,din,dout);Input clk,clr;Input 7;0 din;Output dout;Reg dout;Reg 3:0 q;Reg 1:0 cnt;Always (posedge clk )Begin Cnt=cn

10、t+1; If(clr) BeginQ0) Begin Q3:1=q2:0; EndElse if(cnt=2b00) begin Q=din; end Dout=q3; End EndEndmmodule九：数据选择器（ multiplexer）Module mux4_1(d1,d2,d3,d4,g,a,y);Input g;Input d0,d1,d2,d3;Input 1:0 a;Output y;Reg y;Always (a or d0 or d1 or d2 or d3 or g )Begin If(g=0) Y=1b0; Else Case(a) 2b00: y=d0; 2b01

11、: y=d1; 2b10: y=d2; 2b11: y=d3; Default: y=1b0; Endcase EndEndmodule10串行加法器（serial adder）Module add_4(a,b,c,ci,co);Input 3:0 a,b;Input ci;Output 3:0 c;Output co;Assignco,c=a+b+ci;Endmodule11简单运算单元（ALU） 11种简单运算逻辑单元，通过选择端来选择运算功能的ALU。 Module ALU（in1,in2,op,out); Input 7:0 in1,in2; Input op; Output 15:0

12、 out; Wire 7:0 in1,in2; Wire op; Reg 15:0 out; Parameter Transfer=4b0001, Increase=4b0010, Decrease=4b0011, Addition=4b0100, Subtraction=4b0101, And=4b0110, Or=4b0111, Xor=4b1000, Not=4b1001, Shift_left=4b1010, Shift_right=4b1011; Always (in1 or in2 or op) Begin Case(op) Transfer: out=in1; Increase:

13、 out=in1+1b1; Decrease: out=in1-1b1; Addition: out=in1+in2; Subtraction: out=in1-in2; And: out=in1&in2; Or: out=in1|in2; Xor: out=in1in2; Not: out=in1; Shift_left: out=in11; Default: out=16bz; Endcase End Endmodule十二：LED灯 一般绿，蓝，白，暖白色的led导通电压为3.03.5V，红，黄为2.52.8v，导通电流为15ma，一般高亮的led灯，限流电阻为400500欧姆，普通的1

14、K就可以了，但不要超过2k，反相击穿约为5V； 流水灯的控制方式有循环和移位；移位的控制方式：Always (posedge clk or negedge rst_n)Begin If(!Rst_n) begin Count=41h0; Led_temp=8h80; End Else Count=count+41h1; If(count=41hff_ff_ff) begin Led_temp1; Led_temp=led_temp; Count=41h0; If(led_temp=8h01) begin Led_temp=8h80; end EndEndmodule循环控制的方法：Always

15、 (posedge clk)Begin If(count=24h 500000） Begin Clk_div=clk_div; Count=24h000000; End Else Count=count+1b1; EndAlways (posedge clk_div or negedge reset) If(!Reset) begin Led=8hff; Led_state=5b00000; EndElseBegin Case(led_state) 5b00000: led=8b1111_1110; . Default: led=8b1111_1111; Endcase Led_state=l

16、ed_state+1b1;EndEndmodulePWM控制 （pulse _width modulation)13LED灯的亮暗（按键控制）module pwm(clk,reset,key,led);input clk,reset,key;output led;reg pwm_out;reg key_out;parameter s0=2b00,s1=2b01,s2=2b10,s3=2b11;reg 1:0 state;reg 31:0 clk_counter;reg 9:0 pwm_counter;reg flag;/*按键消抖*/always (posedge clk) begin cas

17、e (state) s0: begin key_out=1b1; if(key=1b0) state=s1; else state=s0; end s1: begin if(key=1b0) state=s2; else state=s0; end s2: begin if(key=1b0) state=s3; else state=s0; end s3: begin if(key=1b0) begin key_out=1b0; state=s3; end else begin key_out=1b1; state=s0; end end default: state=s0; endcase

18、endalways (posedge clk) begin clk_counter=clk_counter+1b1; if (clk_counter13:4pwm_counter) pwm_out=1; else pwm_out=0; if (clk_counter15=1b1) begin if (flag=1b1) begin flag=1b0; if (key_out=1b0) pwm_counter=(pwm_counter+10b0000000011); else pwm_counter=pwm_counter; end end else flag=1b1; end assign l

19、ed=pwm_out;Endmodule14数码管的动态显示 刷新的频率大于50Hz，及显示一轮的时间不超过20ms，显示的时间 控制在1ms左右最佳 Module seg(clk,rst_n,wei,duan);Input clk,rst_n;Output 7:0 wei;Output 7:0 duan;Reg 7：0 wei;Reg 7:0 duan;integer count;Reg clk_1KHz;Reg 2:0 wei_count; Always (posedge clk)beginIf(count=50000) begin Count=0;Clk_1KHz=clk_1KHz; E

20、nd Else Count=count+1; EndAlways (posedge clk_1KHz)Begin Case(wei_count） 3b000: begin wei=8b11111110; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b001: begin wei=8b11111101; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b010: begin wei=8b11111011; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b011

21、: begin wei=8b11110111; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b100: begin wei=8b11101111; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b101: begin wei=8b11011111; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b110: begin wei=8b10111111; duan=8b0000_0000;wei_count=wei_count+1b1;end 3b111: be

22、gin wei=8b01111111; duan=8b0000_0000;wei_count=wei_count+1b1;endEndcaseEndmodule十五：秒表数码管显示module seg(clk,duan,wei);input clk;output 7:0 duan;output 1:0 wei;reg 7:0 duan;reg 1:0 wei;integer count;integer count2;reg 3:0 ge;reg 3:0 shi;reg clk_1Hz;reg clk_scan;reg select;always (posedge clk)begin if(co

23、unt=25000000) begin count=0; clk_1Hz=clk_1Hz; end else count=count+1b1;endalways (posedge clk_1Hz)begin if(ge=4b1001) begin ge=4b0; if(shi=4b1001) shi=4b0; else shi=shi+1b1; end else ge=ge+1b1;endalways (posedge clk)begin if(count2=50000) begin clk_scan=clk_scan; count2=0; end else count2=count2+1b1

24、;endalways (posedge clk_scan)begin select=select+1b1;endalways (ge or shi or select)begin if(select=1) begin wei=2b10; case(ge) 4b0000:begin duan=8b1100_0000;end 4b0001:begin duan=8b1111_1001;end 4b0010:begin duan=8b1010_0100;end 4b0011:begin duan=8b1011_0000;end 4b0100:begin duan=8b1001_1001;end 4b

25、0101:begin duan=8b1001_0010;end 4b0110:begin duan=8b1000_0011;end 4b0111:begin duan=8b1111_1000;end 4b1000:begin duan=8b1000_0000;end 4b1001:begin duan=8b1001_1000;end default duan=8bx; endcase end else begin wei=2b01; case(shi) 3b000:duan=8b1100_0000; 3b001:duan=8b1111_1001; 3b010:duan=8b1010_0100; 3b011:duan=8b1011_0000; 3b100:duan=8b1001_1001; 3b101:duan=8b1001_0010; 3b110:duan=8b1000_0011; default duan=8bx; endcase endend endmodule