通信原理课程设计报告HDB3编码器.docx

1、通信原理课程设计报告HDB3编码器河海大学计算机与信息学院（常州）通信原理课设报告HDB3编码器设计专业班级： 学 号： 姓 名： 指导老师： 摘要 2第一章 系统设计 4第一节 课题目标及总体方案 4第二节HDB3码简介 52.1数字基带信号 52.2NRZ , AMI, HDB3码之间的对应关系 52.3HDB3 码的编码规则 6第三节 Quartus n简介 7第二章软件模块设计 8第一节插“V”模块的实现 9第二节 插“B”模块的实现 10第三节单双极性变换模块的实现 11第三章实验结果及讨论 12心得体会 13参考文献 14附 录 15一、 Altera CPLDMAXII240 功

2、能框图 15二、 实验源程序及注释 15摘要现代通信在技术一般的数字通信系统中首先将消息变为数字基带信号， 称为 信源编码， 经过调制后进行传输， 在接收端先进行解调恢复为基带信号， 再进行 解码转换为消息。在实际的基带传输系统中， 并不是所有电波均能在信道中传输， 因此有基带信号的选择问题，因此对码型的设计和选择需要符合一定的原则。HDB3( High Den sity Bi nary 3)码是 AMI 码的一种改进型。HDB3码保持了AMI 码的优点，克服了 AMI 码在遇到连“ 0”长时难以提取定时信息的困难，因 而获得广泛应用。CCITT已建议把HDB3码作为PCM终端设备一次群到三次

3、群的接 口码型。我本次毕业设计的主要内容就是基于 Verilog HDL语言的HDB3编码器的设计，它所要达到的要求就是能从软件方面来实现 HDB3编码器的基本功能，并能协调整个设计，使之达到预想的要求。设计的核心部分是：在 Quartus U的软件平台上，用Verilog HDL语言来完成HDB3编码器的各个模块的设计并将它们 合为一个整体的系统。设计中所用到的知识主要是：对 HDB3码型基本原理和特性的认识、对Quartus U软件的熟练操作、对 Verilog HDL的掌握和应用，这些知识都是进行 电子设计的基本知识和能力， 只有基础知识和能力扎实了， 才能更好的进行更高 层次的电子设计

4、，所以这个设计也是对电子设计基本能力的很好的锻练。AbstractModern communication technology in general digital communication system in the first messageinto a digital baseband signal, known as source coding, modulated transmission, the first demodulator to restore the baseband signal at the receiving end, and then decode the

5、conversion messages. Actual baseband transmission system, not all waves can be transmitted in the channel, so the choice of the baseband signal and therefore need to conform to certain principles of pattern design and selection.Of HDB3 (High Density Binary-3) code is an improved AMI code. HDB3 code

6、to maintain the advantages of the AMI code, to overcome the AMI code in the difficulties encountered even 0 long, difficult to extract timinginformation, and thus is widely available. CCITT has recommendedthat the HDB3 code as PCM terminal equipment is a group to the interface pattern of the three g

7、roups. The graduate design is based on the design of the Verilog HDL language of HDB3 encoder, it is to achieve the requirements of HDB3encoder from software, and coordination of the entire design, so achieve the desired requirements.The core part of the design are: HDB3encoder module design and Ver

8、ilog HDL language in the Quartus II software platform, they are together as a whole system.Used in the design knowledge: understanding the basic principles and characteristics of HDB3 code proficiency in the Quartus II software, the mastery and application of the Verilog HDL, this knowledge is the b

9、asic knowledge and ability of the electronic design, only solid basic knowledge and ability in order to better the higher level of electronic design, so this design is the ability of the electronic design a good workout.第一章系统设计第一节 课题目标及总体方案数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些 场合可不经过载波调制和解调过程， 而对基带信号进行直

10、接传输。采用AMI码的 信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而 HDB3码因其无直流成份、低频成份少和连 0个数最多不超过三个等特点，而对 定时信号的恢复十分有利。针对数字基带传输系统中 HDB3信号的特点，采用基于CPLDXFPGA勺Verilog HDL语言，在Quartus U的环境中，实现 HDB3数字基 带信号的编码器设计。总体设计流程图如下：调试达到要求、完成设计第二节HDB3码简介2.1数字基带信号数字基带信号的传输是数字通信系统的重要组成部分之一。在数字通信中， 有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。为使基带 信号能适合在基

11、带信道中传输，通常要经过基带信号变化，这种变化过程事实上 就是编码过程。于是，出现了各种各样常用码型。不同码型有不同的特点和不同 的用途。作为传输用的基带信号归纳起来有如下要求：1希望将原始信息符号编制成 适合与传输用的码型；2对所选码型的电波形，希望它适宜在信道中传输。可进 行基带传输的码型较多。1、AMI码AMI码称为传号交替反转码。其编码规则为代码中的 0仍为传输码0,而把代码中1交替地变化为传输码的+1-1+1-1，、。举例如下。消息代码：0 1 1 1 0 0 1 0AMI 码：0 +1 -1 +1 0 0 -1 00 -1 +1 -1 0 0 +1 0、或、AMI码的特点：(1)无

12、直流成分且低频成分很小，因而在信道传输中不易造成信号失真。(2)编码电路简单，便于观察误码状况。(3)由于它可能出现长的连0串，因而不利于接受端的定时信号的提取。2、HDB3码这种码型在数字通信中用得很多，HDB3码是AMI码的改进型，称为三阶高 密度双极性码。它克服了 AMI码的长连0传现象。2.2 NRZ, AMI, HDB；码之间的对应关系假设信息码为0000 0110 0001 0000，对应的NRZ码、AMI码，HDB3码如下图所 示。信息代码00000】 IOOOO 10000ANI1 代码 0 0 0 0 01-10 0 0 01000HDB3 代码 B 0 0 V 0 4 1

13、-B 0 0 -V I 0 0 0 V2.3 HDB3码的编码规则HDB3码的编码规则：（1） 将消息代码变换成AMI码；（2） 检查AMI码中的连0情况，当无4个以上的连0传时，则保持AMI的形 式不变；若出现4个或4个以上连0时，则将1后的第4个0变为与前一非 0符号（+1或-1 ）同极性的符号，用V表示（+1记为+V, -1记为-V（3） 检查相邻V符号间的非0符号的个数是否为偶数，若为偶数，则再将当 前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与 前一非0符号的极性相反，并使后面的非 0符号从V符号开始再交替变化。举例如下:代码1 0 1 1 0 0 0 0 0

14、1 1 0 0 0 0 1HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V、B-V +B +VHDB3码的特点如下:1)2)3)基带信号无直流成分，且只有很小的低频成分； 连 0 串符号最多只有 3 个，利于定时信息的提取； 不受信源统计特性的影响。第三节Quartus U简介Quartus II是Altera 公司的综合性 PLD/FPGAT发软件，支持原理图、VHDL VerilogHDL 以及 AHDL(Altera Hardware Description Language )等多种设计输入形式， 内嵌自有的综合器以及仿真器， 可

15、以完成从设计输入到硬件配置的完 整PLD设计流程。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完 成设计流程外， 提供了完善的用户图形界面设计方式。 具有运行速度快， 界面统 一，功能集中，易学易用等特点。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库， 使用户可以充分利用成熟的模块， 简化了设计的复杂性、 加快了设计速度。 对第 三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三 方EDA工具。此外， Quartus II 通过和 DSP Builder

16、 工具与 Matlab/Simulink 相结合， 可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC开 发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的 开发平台。Maxplus II作为Altera的上一代PLD设计软件，由于其出色的易用性而得 到了广泛的应用。目前 Altera 已经停止了对 Maxplus II 的更新支持， Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。 Altera 在Quartus II 中包含了许多诸如 SignalTap II 、 Chip Editor 和 RTL Viewer 的设

17、 计辅助工具，集成了 SOP(和HardCopy设计流程，并且继承了 Maxplus II友好 的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能 力和直观易用的接口，越来越受到数字系统设计者的欢迎。第二章软件模块设计HDB3码编码器模型如图所示:输 输整个HDB3编码器主要包含3个功能部分：插“ V、插“B和单极性码转变 成双极性码。各部分之间采用同步时钟作用，并且带有一个异步的复位（清零） 端口。下面将详细介绍各个部分的设计流程。除以上3个编码功能模块外，还有顶层主函数模块（包含分频）及信号产生 模块（本程序选用m序列），在

18、此不再赘述，详见附录源程序。第一节插“V模块的实现插“V模块的功能实际上就是对消息代码里的四连 o串的检测即当出 现四个连0串的时候，把第四个“ 0”变换成为符号“ V （“V可以是逻辑“ 1 高电平），而在其他情况下，则保持消息代码的原样输出。同时为了减少后 面工作的麻烦，在进行插“ V时，用“ 11”标识它，“ 1”用“01”标识，“ 0” 用“ 00标识。插“V符号的设计思想很简单：首先判断输入的代码是什么（用一个条件 语句判断），如果输入的是“ 0”码，则接着判断这是第几个“ 0”码，则把这一 位码元变换成为“ V码。在其他条件下，让原代码照常输出。第二节插“ B”模块的实现插“ B模

19、块的功能是保证附加“ V”符号后的序列不破坏“极性交替反转” 造成的无直流特性，即当相邻“ V符号之间有偶数个非0符号的时候，把后一 小段的第1个“0”变换成一个非破坏符号一一“ B符号。第三节 单双极性变换模块的实现根据HDB3的编码规则，我们可以知道， “V”的极性是正负交替的，余下的“ 1”和“ B”看成一体且是正负交替的，同时满足“ V”的极性与前面的非零码极性一致。由此我们可以将其分别进行极性变换来实现。 从前面的程序知道，“V、“B”、“1”已经分别用双相码“11 ”、“ 10”、“01”标识，“0”用“00”标识，所以通过以下的程序可以很容易实现。如下图为实 现极性变换功能的流程

20、图。1 KA B .CodeectTir% BM. B K r.HagltFfllbCcdw7!VWVinAi*VWk3血期F1r1rFl 姒 211f、KIN!. . liL Mb1rFlaglb=O1-HaglHr F H g trji, * mui.“01”：标识为+1 ；“11”：标识为-1 ;“ B”符号的极性与前一非零符号相反， “ V极性符号与前一非零符号一致。 因此将“ V单独拿出来进行极性变换（由前面已知“ V”已经由“11”标识，所以很好与其他的代码区别），余下的“ 1”和“ B”看成一体进行正负交替，这样就完成了 HDB3的编码。第三章实验结果及讨论经过多次的排查和修改，

21、以及总结，使用编译器编译，编译器提示编译文件 正确，再下载到EPM240T100C芯片中进行调试，示波器显示波形与仿真波形一 致，达到了本次课设设计的目标。Quartus U软件仿真波形如下:Vsl TIB)M 655 岁 u 1.3U ns 2 閘 m 3.2f?7 m4,5甲祁 5.29 U 5 8#mgIT 45】T.杞ns J1XD AO智1B._DUtA嗎:ktd： co m初.巾 no a i fa b arid-.3人0JLnr. .2AOnUnAQ*5L . 3A 0n输出为4位，高2位为符号位（0仁+111=-1 00=0），低2位为数值位（00=001=1 1仁v 10=B

22、）上图中code_out是十进制显示，例如“ 7”，即“ 0111”，实则“ +V。心得体会一，分频的时候分的尽量大一些，我们的是 2的8次方分频，导致的结果是 仿真的时候需要设定很大的时间，也就导致了仿真时间的加长。二,此次通信原理系统课程设计，让我受益匪浅。课设之初，我们认真查找、 学习了关于HDB3编译码和Quartus U软件的资料和文献作为课程设计的知识储 备。经过我们的努力，在老师同学的帮助下，我们顺利完成了课程设计，也掌握 了通信原理系统设计的基本方法，达到了预期的目的。本次课程设计是为了培养我们的动手能力， 学好通信原理， 光满足于课本是 不够的。正所谓“纸上得来终觉浅，绝知此

23、事要躬行” ，实践才能出真知。我体 会到成功就是在不断摸索着前进中实现的， 遇到问题我们不能灰心、 烦躁， 甚至 放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会 有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。另外， 我还要感谢老师的悉心辅导和同学的帮助， 我学到了很多东西， 感受颇深。 有什 么不懂不明白的地方要及时请教或上网查询， 只要认真钻研， 动脑思考， 动手实 践，就没有弄不懂的知识， 解决不了的问题。 除此之外， 我也发现了自己的不足， 语言表达能力还不够强， 编程能力还不足， 有些预先的想法都未能实现。 我相信 通过查阅相关资料， 不断开阔

24、眼界， 并在以后的实践中不断磨练自己， 能力一定 会有提高。参考文献l通信原理. 樊昌信，曹丽娜 . 国防工业出版社， 20072Altera CPLD MAXII240_570 学习板使用指南3段吉海，黄智伟.基于CPLD/FPG的数字通信系统建模与设计.电子工业出版 社， 20044肖明波译.通信系统仿真原理与无线应用 .机械工业出版社 .2005附录、 Altera CPLD MAXII240 功能框图E2FR0M开黄VGAtt!O515B开作7C1602，12SE-I | 1JS64 1 #Jr -输出可谒电IS !按口亠 /L舷口,二、实验源程序及注释/V模块程序 输出与输入之间关系

25、 ：01=1 1仁v 00=0module in sert_v(clk,code_ in, code_out);in put clk,code_ in;output code_out;reg 1:0 code_out;reg 2:0 count=0; / 记录 0 的个数always(posedge clk) beginif(code_i n=0)begin连续出现4个0,输出为V,并清零countcoun t=co un t+1;if(cou nt=3) / begin code_out=b11; coun t=0;endelsecode_out=b00; endelse if(code_i

26、n=1) begin code_out=b01; count=0;endelse code_out=b00; end endmodule/B 模块程序 输出与输入之间关系 module insert_B(clk,code_in,code_out); input clk;input 1:0 code_in; /B output 1:0 code_out; /B reg 1:0 code_out;reg count=0; /count 不变，否则变为 B00V reg 1:0 s1=0,s2=0,s3=0; / reg firstV=0; / always(posedge clk ) begins

27、1=code_in; / s2=s1;s3=s2; if(code_in=b00) / code_out=s3;else if(code_in=b01) / begincount=count+1; code_out=s3;endelse if(code_in=b11) / beginif(firstV=0) /beginfirstV=1; / code_out=s3;endelse00=0 01=1 11=v 10=B模块的输入为 V 模块的输出 模块的输出为两位记录两次 000V 之间 1 的个数的奇偶，若为奇数个，移位寄存器 表示是否出现了 000V每次在时钟上升沿的时候以为移位寄存器移一

28、位输入为 0，输出不变输入为 1，输出不变，奇偶改变输入为 V判断之前是否出现了 000V没出现，则输出不变，并记录此次 Vbegin /if(count=0)code_out=b10; /1 变elsebegincount=0; code_out=s3;endendendelse code_out=b00;endendmodule之前出现了 000V,判断出现1的奇偶性的个数为偶数，输出 B,否则输出不/ 单双极性变换模块： 01=+1 11=-1 00=0 module polarity(clk,code_in,code_out); input clk;input 1:0 code_in;

29、 / output 3:0 code_out;reg 3:0 code_out;reg flag; /always(posedge clk) beginif(code_in=b00)/输入为输出为B 模块的输出4 位，高两位表示极性判断是否需要极性转换输入为 0码时，则输出信号为 0000code_out=2b00,code_in;else if(code_in=b11) / beginif(flag=1) code_out=2b11,code_in;else code_out=2b01,code_in;endelse if(code_in=b01|code_in=b10) 极性改变beginif(flag=1)begin code_out=2b01,code_in; flag=0;end输入为V时,flag 不变，即极性不变/输入为1或B码时，flag3取反，即elsebegin code_out=2b11,code_in; flag=1;endendelse code_out=b0000;endendmodule/ 伪随机序列发生模块 module random (clk, code