VHDL语言技术实验指导书.docx

1、VHDL语言技术实验指导书序言 PLD（可编程逻辑器件）是与ISP（在系统可编程）技术和EDA（电子设计自动化）工具紧密结合、同时进行的。它代表了数字系统设计领域的最高水平，给数字电路的设计带来了革命性的变化。从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。所以，同学们学习本课程有着非常重要的意义。本实验不同于其它实验，他的实验手段和实验方法都有了重大的变化，主要体现在以下几个方面：首先：实验方法不同本实验是在PC平台上

2、，用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，再回过头去对源文件进行修改。其流程图如下：其次：实验手段不同本实验是利用ISP技术、采用EDA工具、应用PLD 器件，在PC平台上进行的。第三：本实验课的目的学生学习完本实验课后，应达到如下的要求：1、能熟练使用本实验的配套EDA软件ISE；2、掌握PLD 芯片的基本使用方法，能用现代数字系统的设计方法进行基本的数字系统设计；3、掌握图形编辑和VHDL文本编辑，重点是VHDL文本编辑；4、具备基本的开发能力，为后续学习打下坚实的基础；实验一 数据选择器的设计一 、 实试验目的1、熟悉ISE软件的使用方法；2、通过二选一数

3、据选择器的设计了解PLD设计的全过程；二 、实验器材：PC 机一台，EDA 教学实验系统一台，导线若干三 、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、实验器材集中化，所有实验基本上在一套实验设备上进行。传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。而做本实验时，只要在计算机上把不同的程序输进去，其它

4、步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；四、实验内容熟悉ISE软件的使用方法：（一） 新建工程 1.1 点击File-New Project，如图所示：1.2 在弹出的对话框Project Name 中输入工程名称，Project Location 为工程保存位置，可以默认位置或自行更改位置。Top-level source type 为顶层资源类型，默认为HDL，不必更改。如图所示：1.3 点击 Next 按钮，进入工程的进一步设置，如图所示：选择器件家

5、族（Family）、具体器件名称(Device)、封装形式（Package）、速度（Speed）、综合工具（默认就行）、仿真工具（Simulator）（默认使用ISE自带的仿真工具、也可以选择使用Modesim）。1.4 设置完成点击Next，一路Next直到点击Finish。（二）建立VHDL源程序2.1 新建工程后，在ISE软件左侧Source中的器件名上单击右键弹出对话框，如图所示：选择New Source。2.2 在弹出的对话框中选择VHDL Module，File Name中键入VHDL文件名称。如图所示：Location 默认就行，一路点击Next完成新建VHDL模块。2.3 回到

6、ISE环境，我们可以看到一个有待完成的VHDL程序，该程序已经包含了头文件，实体和结构体的定义，需要我们添加端口和结构体的具体实现。也可以删除这些内容，拷贝已经写好的VHDL程序到其中，然后保存文件。（二） VHDL程序的综合与仿真 3.1 程序的综合 双击ISE环境左侧Processes下的Implement design 中的Synthesize-XST,或右键点击再选择Run,如果程序没有错误则会综合通过，如果程序出错，可点击ISE环境左下的Errors进行查看。如图所示：3.2 综合通过后，建立波形仿真文件进行观察，在ISE软件左侧Source下的VHDL程序名上右键单击，选择New

7、Source,在弹出的对话框中选择Test bench waveform,键入波形图文件名，点击Next进入下一步设置，如图：一路Next直到弹出对话框，将Initial length of test bench 设为10000或更高以便于观察仿真结果，其他的可以用默认值。点击Finish.3.3 在ISE环境下进行波形图的进一步设置，根据要求进行相应设置即可。完成后保存文件。如图： 3.4 波形文件仿真在ISE软件环境左侧Source 中的 Source for的下拉菜单中选择Behavioral simulation ,点击需要仿真的波形文件名（点击波形文件名前面的+号可以看到目前这个波形

8、文件对哪个VHDL程序进行仿真）如图所示： 在Process中点击左下的Processes,然后将Xilinx ISE Simulator 展开，双击Simulate Behavioral model 或右键单击选择Run.如图所示：仿真结果出来后，可点击Zoom In 进行放大或Zoom out 缩小方便观察，如图： （三） 引脚锁定与下载4.1 在ISE环境下，在左侧Source 下的Source for 中可以选择post-rout simulation 进行时序仿真，具体过程参考功能仿真。无误后进行引脚锁定。4.2 在 source for 中选择synthesis/implement

9、ation,在Processes中展开User Constraints,选择Assign package pins.如图：4.3 在弹出的引脚锁定框中将列出所要锁定的引脚名称，根据具体要求在左侧Design object list -I/O pins 中的LOC中直接输入引脚锁定位置。如图：完成后点击保存，然后关闭该窗口。4.4 回到ISE环境，在processes下展开Implement design-optional implementation tools-LOCK PINS进行引脚锁定。4.5 在processes下展开Implement design-generate program

10、ming file-Configure Device(Impact)，默认使用JTAG直接点击Finish 即可。五、实验步骤自己按照实验过程总结实验步骤。六、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、 心得体会本次实验中你的感受；你从实验中获得了哪些收益；本次实验你的成功之处；本次实验有待改进的地方；下次实验应从哪些地方进行改进；怎样提高实验效率和实验水平等。4、完成实验思考题。七、问题与思考与传统的数字电路设计相比，基于PLD 的现代数字系统设计的优越性在哪些地方实验二 编、译码器设计一 、 实验目的1、掌握VHDL基本语法规则；2、熟悉并学会使用并行语句和

11、顺序语句；3、进一步掌握ISE软件全过程；二 、实验器材：PC 机一台，EDA 教学实验系统一台，导线若干三、实验内容1、编写编码器的VHDL源程序参考程序：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priorityencoder IS PORT(input: IN STD_LOGIC_VECTOR (7 DOWNTO 0)； y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0)；END priorityencoder；ARCHITECTURE rtl OF priorityencoder ISBEGIN PROCESS

12、(input) BEGINIF(input(0)= 0) THEN y=111；ELSIF(input(1)= 0) THEN y=110；ELSIF(input(2)= 0) THEN y=101；ELSIF(input(3)= 0) THEN y=100；ELSIF(input(4)= 0) THEN y=011；ELSIF(input(5)= 0) THEN y=010；ELSIF(input(6)= 0) THEN y=001；ELSE y=000；END IF；END PROCESS；END rtl； 2、编写译码器的VHDL源程序参考程序：LIBRARY IEEE；USE IEEE

13、.STD_LOGIC_1164.ALL；ENTITY decode_3to8 IS PORT(a，b，c，G1，G2A，G2B: IN STD_LOGIC； y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；END decode_3to8；ARCHITECTURE rtl OF decode_3to8 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0)；BEGIN indatayyyyyyyyy=XXXXXXXX； END CASE；ELSE y=11111111；END IF；END PROCESS；END rtl； 3、进行编译

14、和功能仿真；四、实验步骤自己按照实验过程总结实验步骤。五、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会本次实验中你的感受；你从实验中获得了哪些收益；本次实验你的成功之处；本次实验有待改进的地方；下次实验应从哪些地方进行改进；怎样提高实验效率和实验水平等。4、完成实验思考题。七、问题与思考试比较IF语句和CASE语句使用场合的差别。实验三 数码管显示电路一、 实验目的1、掌握七段译码器的工作原理；2、学会用VHDL硬件描述语言进行数字系统设计；3、学习硬件扫描显示电路的设计；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、

15、实验要求1、用VHDL语言进行描写；2、进行波形仿真测试；3、严格按照实验流程进行；4、管脚映射按芯片要求进行，在数码管上显示译码后的数字；5、查看资料，描述七段译码器的工作原理；四、实验原理与内容图所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信

16、号k1、k2、k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 五、实验步骤1、写出扫描显示的源程序，编译通过；2、进行波形仿真；3、选定器件、映射管脚、编译、下载；六、参考程序：（略）七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。八、问题与思考只要求译出数字09 和“-”，怎样修改程序？实验四 八位加法器的设计二、 实验目的1、掌握加法器的原理及设计方法；2、设计一个八位二进制加法器；3、利用实验三的数码扫描显示电路进行显示；4、能进行多位加法器的设

17、计。二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。在此，我们从CPLD 的特点出发，应用CPLD器件设计一个8位加法器。2、可行性分析：众所周知，CPLD 的最高工作频率可达18MHz 或更高，门与门之间的延时只有几个纳秒，可以满足速度的要求；多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，

18、运算速度快；串行进位方式是将全加器级联构成多位加法器。实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。3、实验方框图 五、实验步骤1、对每个元件进行设计；2、进行元件例化（顶层文件）；3、编译、仿真、下载。六、参考程序：（略）七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会4、实验思考题。八、问题与思考试设计一由8 位二进制加法器为基本元件构成的8位减法器。提示：根据二进制数相减等于补码相加的原理，将减数的

19、每一位取反，同时将加法器的借位输入置高电平（这种方法占用资源最少）。注意：这种结构的减法器，其溢出或借位的输出电平为0。实验五、加法计数器的设计一、实验目的1、掌握计数器的设计与使用；2、掌握时序电路的设计、仿真和硬件测试；3、进一步熟悉VHDL设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、带有使能端,有异步清零,同步置数的模为10进制加法计数器2、在功能允许的情况下，可自由发挥；四、参考程序五、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。六、问题与思考设计一个带有使能端,有

20、异步清零,同步置数的模为6进制加法计数器。实验六、秒表的设计一、实验目的1、熟练利用VHDL语言进行数字系统设计；4、根据秒表的功能要求设计一个秒表；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、有秒、分计数，数码扫描显示输出；2、有清零端和计数使能端；3、在功能允许的情况下，可自由发挥；四、实验原理1、功能描述：秒表是一种计时的工具，有着很广泛的用途。本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管

21、上采用扫描显示输出。2、基本原理：本实验中用到的主要元件有计数器、控制逻辑、数据选择器和译码器等。秒、分都是60 进制计数，所以必须采用两个60 进制的计数器（或6 进制计数器与10 进制计数器的组合）；控制逻辑主要是用来实现计数和清零。基本方框图注意、计数器必须有进位输出、计数使能端和清零端。 五、参考程序-控制逻辑电路六、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。八、问题与思考设计一个600的递减计数器。实验七 IP核设计一、实验目的掌握IP核设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线

22、若干三、实验原理IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计做成一个“黑盒”或者是可修改参数的模块，供设计者使用。IP核包括硬IP与软IP。调用IP核能避免重复劳动，大大减轻设计人员的工作量。Xilinx Core Generator采用了Smart IP技术和友好的用户参数设置界面。使IP从生成到使用的过程简单，灵活，易用，高效，而且可以对IP使用的资源做一定估计。 四、实验过程以一个10进制计数器为例，讲解如何在ISE中生成IP和使用IP，实现设计。 1.设计要求 设计一个10进制计数器: （1）计数频率为1Hz （2）外

23、部晶振为30MHz （3）使用7段LED显示计数器的值。 其原理框图如右所示。 2.新建工程 3.新建VHDL（分频器）文件 4.编写分频器的VHDL源程序 5.建立一个IP文件6. IP参数设置 7.生成IP8.译码器设计 9.顶层映射 到此已经使用IP完成了整个设计。七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。八、问题与思考IP核技术的好处。实验八 、A/D变换控制器的设计一、实验目的1、掌握A/D 变换集成电路ADC0809 的各引脚功能和A/D 变换的原理；2、设计一个控制器控制ADC0809，使其正常工作。二、实验器材P

24、C机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验原理与内容1、ADC0809的内部结构及其工作原理：a、ADC0809是逐次逼近型的数模转换集成电路，逐次逼近法的结构方框图： 当模拟量Vx 送入比较器后，启动信号通过控制逻辑电路启动A/D开始转换。首先置N位寄存器最高位（Dn-1）位1，其余位清0。N 位寄存器的内容经D/A转换后得到整个量程一半的模拟电压Vn与输入电压Vx 比较，若VxVn，则保留Dn-1=1，若VxVn，则Dn-1 位清零，然后控制逻辑使下一位置1，与上次的结果一起经D/A 转换后与Vx 比较，重复上述过程，直到判别出D0 位是0还是1为止。此时，

25、控制逻辑电路发出转换结束信号，这样经过N 次比较后，N 位寄存器的内容就是转换后的数字量数据，经输出缓冲器读出。b、ADC0809 的内部逻辑方框图 2、ADC0809的引脚图及其功能 IN0IN7：8路模拟量输入端；A，B，C：8路模拟通道选择地址；ALE：地址锁存允许信号，在转换开始前将地址锁入锁存器中；D0D7：8 位转换输出数据；OE：输出允许信号；EOC：转换结束信号；START：转换开始信号；REF+、REF-：基准参考电压；CLOCK：ADC转换时钟；4、控制器的具体实现：A/D 转换控制器是根据ADC0809的工作原理来控制其正常工作。由ADC0809的引脚功能和内部工作原理可

26、知：START，OE，ADDAC及ALE 为ADC0809的输入控制端，按照一定的时序控制ADC0809 进行正常工作，也即我们设计的控制器的输出端，控制器输出这样一系列时序波形来进行控制。EOC 为ADC0809 的输出，即我们设计的控制器的输入端，使控制器知道什么时候A/D 转换完成，从而进行下一次的转换控制。在控制器里面还可以设计一个8位寄存器，用来保存D0D7的8个数字量输出。当EOC 为高电平（一次转换完毕）时，将其输出到总线或RAM存储器。所以我们得出控制器的逻辑图：（本实验中，只要求用第一路模拟信号输入端作为模拟信号输入）EOC：接ADC0809的EOC 输出，EOC为高电平时，

27、表示转换结束；ST：控制器时钟；D7D0：接ADC0809的8个输出端；ADDA，OE，STA，ALE：接ADC0809的相应端口；Q7Q0：寄存器输出。四、实验步骤1、充分了解ADC0809的工作原理，画出控制器的原理图；2、写出控制器的VHDL源程序；3、描述实验结果。五、参考程序：（略）六、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。七、问题与思考如果不用有限状态机进行设计，考虑能否用其它的方法进行本实验的VHDL设计。实验九、数字频率计的设计一、实验目的1、学会数字频率计的设计方法；2、设计一个计数范围在01MHz的数字频率计

28、；3、进一步掌握自顶向下的数字系统设计方法，并体会其优越性；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验原理与内容1、测频原理若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为： fs=N/T 通常测量时间T取1秒或它的十进制时间。频率计方框图 （1）、时基T 产生电路：提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。注意：分频器一般采用计数器完成，计数器的模即为分频比。（2）、计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门

29、脉冲的控制。（3）、计数显示电路：对被测信号进行计数，显示被测信号的频率。计数器一般采用多位10 进制计数器；控制逻辑电路控制计数的工作程序：准备计数显示复位准备下一次测量。2、具体实现：（1）、测频控制逻辑电路（以1 秒为例）A） 产生一个1秒脉宽的周期信号；B） 对计数器的每一位计数使能进行控制；C） 完成下一次测量前的计数器复位；一种可能的时序关系图 a) 10 进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。3、元件例化图 1、画出实验原理方框图；2、设计各个元件；3、进行元件例化；五、参考程序：（略）六、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。七、问题与思考1、怎样实现测频范围的扩大；2、怎样提高测量的精确度；实验十、数字钟的